altera


altera公司的一些参考设计地址

删除回忆录丶 提交于 2019-12-11 01:03:34
altera公司的一些参考设计地址: 这个网站可以直接下载代码,不需要注册: http://www.alterawiki.com/wiki/Main_Page 下面这个需要注册,代码比较全: https://opencores.org/projects 下面这个是中国直接的FPGA开发论坛,资料很多 http://bbs.eetop.cn/ 可以很好地协助初始开发者。 ———————————————— 版权声明:本文为CSDN博主「hhpingyear」的原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接及本声明。 原文链接:https://blog.csdn.net/hhpingyear/article/details/80293924 来源: CSDN 作者: fpga_verilog_sky 链接: https://blog.csdn.net/fpga_verilog_sky/article/details/103477432

硬件工程师离不开的那些电路设计工具,你会有几个呢

邮差的信 提交于 2019-12-05 17:04:02
  EDA技术是在电子CAD技术基础上发展起来的计算机软件系统,是指以计算机为工作平台,融合了应用电子技术、计算机技术、信息处理及智能化技术的 最新成果,进行电子产品的自动设计。利用EDA工具,可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。      EDA常用软件   EDA工具层出不穷,目前进入我国并具有广泛影响的EDA软件有:protel、MentorPADS、OrCAD、Mentor WG、Mentor EN、allegro、EWB、PSPICE、 Synopsys等等。按主要功能或主要应用场合,大致可分为电路设 计与仿真工具、PCB设计软件、IC设计软件、PLD设计工具及其它EDA软件。   电子电路设计与仿真工具   电子电路设计与仿真工具包括:   SPICE/PSPICE、EWB、Matlab、SystemView、Multisim、MMICAD等。下面简单介绍前三个软件。   1)SPICE:由美国加州大学推出的电路分析仿真软件,现在用得较多的是PSPICE6.2,在同类产品中是功能最为强大的模拟和数字电路混合仿真 EDA软件,它可以进行各种各样的电路仿真、激励建立、温度与噪声分析、模拟控制、波形输出、数据输出、并在同一窗口内同时显示模拟与数字的仿真结果。无 论对哪种器件哪些电路进行仿真,都可以得到精确的仿真结果

Visual studio 14.0 LNK2001 (unresolved external symbol ) with OpenCL

匿名 (未验证) 提交于 2019-12-03 10:24:21
可以将文章内容翻译成中文,广告屏蔽插件可能会导致该功能失效(如失效,请关闭广告屏蔽插件后再试): 问题: I am new to OpenCL. When I tried the examples from the website of Altera, I got several LNK2001 errors as follows Severity Code Description Project File Line Error LNK2001 unresolved external symbol __imp_sprintf hello_world C:\Users\S_KW\OpenCL\hello_world\alteracl.lib(acl_hal_mmd.obj) 1 Error LNK2001 unresolved external symbol __imp___iob_func hello_world C:\Users\S_KW\OpenCL\hello_world\alteracl.lib(acl_hal_mmd.obj) 1 Error LNK2001 unresolved external symbol __imp_fprintf hello_world C:\Users\S_KW\OpenCL\hello_world\alteracl.lib(acl_hal

ModelSim-Altera error

匿名 (未验证) 提交于 2019-12-03 02:20:02
可以将文章内容翻译成中文,广告屏蔽插件可能会导致该功能失效(如失效,请关闭广告屏蔽插件后再试): 问题: I'm using Ubuntu Linux 14.04 LTS with Altera Quartus 15.0 web-edition and I'm having a hard time simulate my design due to licensing errors. I'm designing an LCD_driver for the VEEK-MT 's LCD touch screen by terasic with the Cyclone IV EP4CE115 by Altera. Honestly, I don't have much of experience with simulation software like ModelSim-Altera but I do know how to use .vwf files and simulate with them, I know as well how to use signaltap logic analyzer. After creating the usinversity program .vwf files, I compile the project, I press run

Altera Quartus Error (12007): Top-level design entity “alt_ex_1” is undefined

匿名 (未验证) 提交于 2019-12-03 01:48:02
可以将文章内容翻译成中文,广告屏蔽插件可能会导致该功能失效(如失效,请关闭广告屏蔽插件后再试): 问题: I've looked at all the previous questions and no one seems to have a problem as simple as mine. Also I've searched the web and can't find a solution. I'm new to VHDL and am trying to compile the simple example provided by Altera, which is as follows: library ieee; use ieee.std_logic_1164.all; entity light is port(x1, x2: in std_logic; f: out std_logic); end light; architecture LogicFunction of light is begin f I followed the project creation steps in the Altera tutorial , but when I try to compile the project I get the error: Error (12007):

Altera Quartus Error (12007): Top-level design entity “alt_ex_1” is undefined

匿名 (未验证) 提交于 2019-12-03 01:48:02
可以将文章内容翻译成中文,广告屏蔽插件可能会导致该功能失效(如失效,请关闭广告屏蔽插件后再试): 问题: I've looked at all the previous questions and no one seems to have a problem as simple as mine. Also I've searched the web and can't find a solution. I'm new to VHDL and am trying to compile the simple example provided by Altera, which is as follows: library ieee; use ieee.std_logic_1164.all; entity light is port(x1, x2: in std_logic; f: out std_logic); end light; architecture LogicFunction of light is begin f I followed the project creation steps in the Altera tutorial , but when I try to compile the project I get the error: Error (12007):

windows驱动开发-Altera PCIe DMA

匿名 (未验证) 提交于 2019-12-03 00:34:01
DMA Descriptor Controller Registers DMA控制器读写均支持最多128个描述符,读写操作是以FPGA视角来看,读操作是从PCIe地址空间到FPGA Avalon-MM地址空间,写操作是从FPGA Avalon-MM地址空间到PCIe地址空间。 在DMA控制器寄存器里设置描述符表位于在PCIe地址空间里的地址和大小,DMA控制器用Read Data Mover首先将描述符复制到自己内部的FIFO中,然后在根据描述符来开始DMA传输。描述符在RC内的地址必须是32字节对齐的。 DMA控制器有寄存器指示读写描述符的完成状态,读和写分别有自己的状态寄存器表,每个表有128个连续的DWORD项,对应128个描述符。状态字占用512字节,位置在RC Read Status and Descriptor Base指定的地址偏移0处,而实际的描述符在0x200偏移处,DMA控制器项状态字的done位写1表示传输成功,DMA控制器在完成最后一个描述符后会发送一个MSI中断,在接收到中断之后,主机host软件可以轮询done位来判断描述符状态,但是DMA控制器不会设置done位或者发送MSI在每一个描述符完成的时候,它根据RD_DMA_LAST PTR和WR_DMA_LAST_PTR寄存器存储的描述符ID来操作,由于描述符支持PCIe完成包的乱序传输

Altera FPGA时序约束set_false_path

匿名 (未验证) 提交于 2019-12-03 00:20:01
A false path can be a path logically impossible. Let's take a circuit shown below as an example. As we can see from the diagram, it is logically impossible from a1, through f1 and b2, to f2. It also logically impossible from b2, through f1 and a2, to f2. In such cases, we can use PrimeTime command set_false_path to disable the timing paths.. set_false_path -through a1 -through b2 set_false_path -through b1 -through a2 A false path can also be a path cross asynchronous clock domains. Let's assuming clk1 is asynchronous to clk2, we can also disable the false paths like following. set_false_path

Altera DDR2控制器学习笔记

匿名 (未验证) 提交于 2019-12-03 00:03:02
Altera DDR2控制器使用IP的方式实现,一般很少自己写控制器代码。 ddr22 ddr22_inst ( .aux_full_rate_clk (mem_aux_full_rate_clk), .aux_half_rate_clk (mem_aux_half_rate_clk), .global_reset_n (global_reset_n), .local_address (mem_local_addr), .local_be (mem_local_be), .local_burstbegin (local_burstbegin_sig), .local_init_done (), .local_rdata (mem_local_rdata), .local_rdata_valid (mem_local_rdata_valid), .local_read_req (mem_local_read_req), .local_ready (mem_local_ready), .local_refresh_ack (), .local_size (mem_local_size), .local_wdata (mem_local_wdata), .local_write_req (mem_local_write_req), .mem_addr (mem_addr[12 : 0])

Altera cyclone系列altlvds调试

匿名 (未验证) 提交于 2019-12-02 23:49:02
altlvds的收发核有两种使用方式,但模型都是一样的,发送端给出发送时钟和数据,接收端接收随路时钟和数据; 方式一:内部PLL 发送核发出的是慢时钟,但该方式仿真只能到500Mbps; 使用该方式时,收、发核同源的话可以共享PLL; 使用此方式时接收端需要做数据拼接。 方式二:外部PLL 这样的好处是不占用PLL,对于一块上下行接口的板卡来说,需要加入2对tx、rx核; 随路时钟300M,数据速率600Mbps,实测稳定; 使用此方式时,需要采用同步字,根据输入的快时钟找出采样时钟。也就是需要接收端自己写逻辑进行Link,我实测上电后只要Link一次,就确定了快时钟和采样时钟的相位,以后无需再次Link。

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