zynq

参见我的工程E:\vivado_program\ps_to_pl_gpio 该例程是在ZC706开发板上实现的，在vivado中如下所示： 参考ZC706开发板的数据手册，对led的管脚进行约束，数据手册如下图所示： 这里有一个问题，按照数据手册设置LVCOMS25报错，因为在zynq中bank0和bank1中电压设置为1.8V，因此这里改为 LVCOMS18，不知道原因！！！！！ 在SDK中的软件程序如下所示： #include <stdio.h> #include "platform.h" #include "xparameters.h" #include "xgpio.h" XGpio gpiooutput; int main() { u32 delay; u32 ledwidth; init_platform(); printf(".........the start.......\n\r"); XGpio_Initialize(&gpiooutput, XPAR_AXI_GPIO_0_DEVICE_ID); XGpio_SetDataDirection(&gpiooutput,1,0x0); XGpio_DiscreteWrite(&gpiooutput,1,0x0); while(1) { for(ledwidth=0x0;ledwidth<4;ledwidth++)

DMA：https://www.xilinx.com/support/answers/57550.html 转载请标明出处: 【汇总】vivado_zynq学习资料 文章来源: 【汇总】vivado_zynq学习资料

AXI4 interface模式下 Performance up to 300 MHz PL的时钟频率上限应该和PLL的最高输出是一致的，或者说在PLL输出最高频时，PL可以正常的传递信号，arm的频率一般设置为默认的677MHz。 文章来源: zynq 的时钟频率

ZYNQ7000中，GPIO的使用可以分为三种，即MIO、EMIO以及GPIO IP方式。其中MIO和EMIO方式是使用PS部分的GPIO硬件模块来实现GPIO功能，由于MIO是直接连接在硬核A9之上，它们可以输出三态(处理MIO7, MIO8外)，并且支持IO复用，MIO共54个，引脚固定，大部分MIO用来作为外设(如ethernet, usb, qspi等)的引脚，因此MIO是比较稀缺的资源；相比之下EMIO则比较多，共64个，MIO与EMIO在硬件中按顺序编号，MIO为0~53, EMIO为54~117。GPIO IP方式则与前面两方式不同，IP方式占用PL资源，PS通过AXI总线来访问PL的IP核，从而实现GPIO功能，这个方式最大的优点是引脚资源多，PL部分有多少引脚能使用就有多少GPIO。 ZYNQ最小Linux系统硬件设计 MIO的使用 开发板的原理图，PS端MIO0和MIO9连接在LED上，因此只使用这两个IIO进行试验。在之前的模板工程基础上进行开发，双击ZYNQ7 IP， 选择Peripheral I/O Pins，勾选GPIO MIO的0号和9号，在最小系统中没有使用的IO只有0, 7~15(使用的是QSPI Flash)。 编译 ->综合->生成bit流->导出硬件到 SDK，在Xilinx SDK软件中，在原来的test工程(以Hello

前言 在Block design中引出AXI接口给外部，检查设计告警如下： [BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. It may not work correctly. Please update ASSOCIATED_BUSIF parameter of a clock port to include this interface port. 在块设计中，时钟、复位、bus是分开的，需要把时钟复位引出。 同时在时钟管脚上关联上引出的AXI名称，否则vivado会告个警，但不解决应该也没啥问题，只要相应的信号引出了的话。 参考文档： https://www.xilinx.com/support/documentation/sw_manuals/xilinx2017_3/ug994-vivado-ip-subsystems.pdf#page=104 https://forums.xilinx.com/t5/Design-Entry/About-warning-ASSOCIATED-BUSIF-bus-parameter-is-missing/m-p/809830#M14965 https://forums.xilinx.com/t5/Design-Entry

Zynq UltraScale+MPSOC开发板 基于米尔电子MYC-CZU3EG核心板以及开发板 Xilinx Zynq UltraScale+ MPSoC系列器件系列在单一器件内集成了功能丰富的 64 位四核 Arm Cortex-A53，双核 Arm Cortex-R5 处理系统（PS）和赛灵思可编程逻辑（PL）UltraScale 架构。这种可扩展的解决方案不仅能提供适和的性能功耗比，同时还可提供至关重要的功能安全性和保密×××，因而非常适用于工智能，工业控制，嵌入式视觉，ADAS，算法加速，云计算，有线/无线通信等领域。 米尔MYD-ZU3EG开发套件搭载了DisplayPort,USB3.0,SATA3.1, PCIE,SFP等空前丰富的高速/通用接口，并搭配包括定制高品质散热风扇及高性能60瓦电源适配器在内的完善配件包，功能全面，灵活易用。 Zynq UltraScale MPSoC开发板功能图 Zynq UltraScale MPSoC开发板功能标识图 Zynq UltraScale MPSoC开发板外设资源 MPSOC_ZU3EG核心板板载资源 从上面图表可以看出，基于Zynq UltraScale MPSoC系列处理器的开发板MYD-CZU3EG配置相当可观， 是国内首款超高性能Zynq UltraScale MPSoC开发板。

u-boot中几个关于配置信息的文件夹 u-boot-xlnx/configs文件夹 该文件夹中存在zynq_zed_defconfig，该文件用于配置板卡的功能。 u-boot-xlnx/include/configs文件夹 该文件夹下的zynq_common.h u-boot-xlnx/arch/arm/dts文件夹 该文件下存在zynq-zed.dts 即ZED的设备树文件 u-boot-xlnx/arch/arm/mach-zynq文件夹 该文件夹下的Kconfig 文件。 uboot的编译命令如下 $ make ARCH=arm CROSS_COMPILE=arm-xilinx-linux-gnueabi- distclean $ make ARCH=arm CROSS_COMPILE=arm-xilinx-linux-gnueabi- zynq_xxx_config $ make ARCH=arm CROSS_COMPILE=arm-xilinx-linux-gnueabi- 作者：QUIZ_JS 链接： https://www.jianshu.com/p/68df96c06ff6 来源：简书 简书著作权归作者所有，任何形式的转载都请联系作者获得授权并注明出处。 文章来源: https://blog.csdn.net/hbcbgcx/article/details

米尔发布新产品：国内首款Zynq UltraScale+ MPSoC平台核心板(及开发板)：MYC-CZU3EG。xilinx Zynq UltraScale MPSoC 核心平台拥有超高性能，是基于XILINX 16nm 新一代 ARM+FPGA处理器 XCZU3EG，每瓦性能提升5倍。 MYC-CZU3EG搭载的XILINX新一代Zynq处理器（具体型号XCZU3EG-1SFVC784,未来可选用XCZU2CG,XCZU3CG.XCZU4EV,XCZU5EV）, 采用16纳米制程，相比Znyq7000系列每瓦性能提升5倍，且单芯片融合4核心Cortex-A53（Up to 1.5GHZ),2核心Cortex-R5, GPU和154KLE的FPGA（包含DSP模块）,强大且灵活。该款核心板性能配置强大且设计紧凑可靠，非常适合人工智能，工业控制，嵌入式视觉，ADAS，算法加速，云计算，有线/无线通信等广泛领域。 ! MYC-CZU3EG（ Zynq UltraScale MPSoC 核心平台）在配备4GB DDR4（64bit ,2400MHZ), 4GB eMMC，128MB QSPI flash 且板载千兆以太网/USB PHY的情况下仍将尺寸控制在62*50mm，极为紧凑，成为目前尺寸最小的Zynq UltraScale+核心板

米尔Zynq UltraScale MPSoC核心板（MYC-CZU3EG）是采用Xilinx新一代Zynq处理器。该核心板是业界最小尺寸Zynq UltraScale 核心板，采用16纳米制程，相比Znyq7000系列每瓦性能提升5倍，且单芯片融合4核心Cortex-A53（Up to 1.5GHZ),2核心Cortex-R5, GPU和154KLE的FPGA（包含DSP模块）,强大且灵活。该款核心板性能配置强大且设计紧凑可靠，非常适合人工智能，工业控制，嵌入式视觉，ADAS，算法加速，云计算，有线/无线通信等广泛领域。 本篇本章介绍米尔Zynq UltraScale MPSoC核心板板载资源 项目 参数 CPU XCZU3EG RAM 4GB DDR4 64bit (1GB*4) FLASH 4GB eMMC/128MB QSPI，64MB*2 PHY Gigabit PHY 1/USB 2.0 PHY 1 WDT Ext WDT * 1 LED PS_ERROR_STATUS（yellow），PS_ERROR_OUT（yellow），PS_DONE（green），PS_INIT_B（green） 以上是Zynq UltraScale MPSoC核心板板载资源，更多资料去下载产品手册。

/*程序中编写了 3 个函数，一个是 main 主函数，一个是中断建立函数，另一个是中断调用 函数。首先在 Main 函数中初始化定时器 timer，指定 timer 的设备号为 XPAR_XSCUTIMER_0_DEVICE_ID，此设备号在 xparameters.h 的头文件中定义了的。再设置定时器的初始设定值并启动定时器，当定时器减为 0 的时候，会重新赋值这个初始设定值。再调用定时器中断建立函数 SetupInterruptSystem。在定时器中断建立函数里，主要是初始化中断设备，注册定时器的中断号，绑定定时器中断调用函数和使能定时器中断。当定时器计数到 0 时会产生定时器中断。这时 CPU 会跳转到在定时器中断处理程序中，在处理程序中改变 sec 的值。相当于定时器发生一次中断，sec 的数值就加 1, 再从串口信息中打 印出来。*/ #include<stdio.h> #include"xadcps.h" #include"xil_types.h" #include"Xscugic.h" #include"Xil_exception.h" #include"xscutimer.h"  //timerinfo  #defineTIMER_DEVICE_ID     XPAR_XSCUTIMER_0_DEVICE_ID