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Quartus Prime 与 Modelsim 调试 及do文件使用 2019-06-28 11:12:50 RushBTaotao 阅读数 49 更多 分类专栏： IntelFPGA-Software 版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。 本文链接： https://blog.csdn.net/qq_24828193/article/details/93875548 Quartus Prime 与 Modelsim 调试 及do文件使用 前言 Quartus本身的一些信息 调试 1（基于无IP核模式and简单Verilog代码） 调试2 （基于有ip核） 调试3 PRO edition+Modelsim-Intel edition 调试4：Quartus 2017 standard timequst Timing Analyer and sdc 前言 最新从Xilinx转到Intel，摸索quartus调试做的一些总结 推荐使用quartus加modelsim-intel edition，原因后面讲。但是本博客的目的是总结出quartus prime pro的modelsim使用（这个是最麻烦，自动化最差的），所以选择modelsim的独立版本。本文通过学习standard版本中自动生成的do文件

可以将文章内容翻译成中文,广告屏蔽插件可能会导致该功能失效(如失效，请关闭广告屏蔽插件后再试): 问题: I'm using Ubuntu Linux 14.04 LTS with Altera Quartus 15.0 web-edition and I'm having a hard time simulate my design due to licensing errors. I'm designing an LCD_driver for the VEEK-MT 's LCD touch screen by terasic with the Cyclone IV EP4CE115 by Altera. Honestly, I don't have much of experience with simulation software like ModelSim-Altera but I do know how to use .vwf files and simulate with them, I know as well how to use signaltap logic analyzer. After creating the usinversity program .vwf files, I compile the project, I press run

可以将文章内容翻译成中文,广告屏蔽插件可能会导致该功能失效(如失效，请关闭广告屏蔽插件后再试): 由 翻译 强力驱动 问题: Recently I've came across following issue: in Quartus software I've defined my Verilog module as follows: module module_name ( input [ w1 - 1 : 0 ] in1 , input [ w2 - 1 : 0 ] in2 , output [ w1 - 1 : 0 ] out1 ); parameter w1 = 16 ; parameter w2 = 8 ; ... endmodule This module compiled without any issues. But, when I tried to simulate that code in Modelsim(-Altera) 10.3d, I got following errors: (vlog-2730) Undefined variable: 'w1'. (vlog-2388) 'in1' already declared in this scope (module_name) (vlog-2730) Undefined variable: 'w2'. .

questasim作为modelsim的高级版，用着速度还是比modelsim爽很多，基本上所有操作指令都是和modelsim兼容的。 不同版本的vivado兼容的modelsim版本是不一样的，如果使用高版本的vivado而使用低版本的modelsim进行库的编译操作，则可能会报各种错误，所以参照xilinx的官方文档，还是使用其兼容的对应的版本进行库的编译操作。vivado版本兼容性说明可见下述链接文档： https://china.xilinx.com/support/documentation-navigation/see-all-versions.html?xlnxproducttypes=Design%20Tools&xlnxdocumentid=UG973 可以看到对于vivado2018.3的版本，其对应的modelsim版本为10.6c。 questasim10.6c下载地址： 链接：https://pan.baidu.com/s/1Dl_X2lVWv8gz9s_i0KPj2w 提取码：qd1h （1）下载后解压得到的文件如下所示，首先打开exe安装程序。 （2）选择软件的安装目录，任意一个你能找到的地方。 （3）等待安装完成。 （4）安装完成后选择否，否则会重启且会安装个啥key，根本用不着。 （5）解压crack文件得到下述文件

　　Modelsim能够基本使用后，如果能够掌握一点技巧，会使你的仿真效率更高！ 　　 一、界面 　　1.隐藏信号名的路径，波形窗口中，信号名的默认显示方式是包含路径名的，点击该页面左下角的灰色原点即可隐藏路径名。但这样每次打开都得点，软件不会记忆住。可以点击Tools --- Window preference --- display signal path，数值改写成1，ok。这样每次加载信号时，信号名都不包含路径了。 　　2.更改波形颜色，点击Tools --- Edit preferences，这里可以修改你的界面颜色，让其变得五彩缤纷。 　　3.Modelsim上面很多快捷按钮供我们使用，但是它经常跑偏而且太杂了。鼠标停在按钮那，点鼠标右键，将Compile、Simulate、Zoom保留打钩，其他项都不打钩。这样快捷按钮栏就变得简洁了。留下的这三个快捷按钮基本够我们用了，以后还要用到哪个快捷按钮再鼠标右键打钩就行。 　　 二、脚本自动化仿真 　　Modelsim是支持命令的，我们可以用 .do 文件将这些命令先写好，然后在Modelsim上调用即可。很多编辑器不支持.do文件，可以用 .tcl 文件，是一模一样的。ok来看看怎么做吧。 　　1. 我习惯在testbench文件夹里放一个sim文件夹和 tb.v 文件，现在我在这内部的sim文件夹里新建一个run.do文件

guys im trying to code a simple counter in VHDL but i always get this error: Error: C:/Users/usrname/dir1/dir2/dir3/counter.vhd(22): near "rising_edge": (vcom-1576) expecting == or '+' or '-' or '&'. Here is my Code: library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity counter is port ( EXT_RST : in std_logic; EXT_CLK : in std_logic; EXT_LED : out std_logic_vector(7 downto 0) ); end counter; architecture fast of counter is signal count : std_logic_vector(7 downto 0); begin process(EXT_CLK, count) begin if (EXT_RST = '1') then count <= "00000000"; elseif rising_edge(EXT

I'm currently using modelsim SE 5.8e. It doesn't support SystemVerilog. I need to use SystemVerilog for design and validation of my project. Any idea which version of Modelsim supports both design and validation subset of sytemverilog well? I used VCS before and trying to find it if I can use Modelsim instead of VCS for simulation. Thanks in advance! According to this table , ModelSim supports SystemVerilog design features, but not verification features. This means that it probably does not support classes, randomization, or the coverage features of SV. The latest simulator platform from

I'm building a counter that counts rising edges from an input channel. I've simplified my design to include two states, one and two , where counting is done. For some reason, whenever I try to add 1 to counter_reg , or try to assign any number at all to it, the signal becomes red with an X in ModelSim. The code and picture of what happens to the signal are provided below. I have included the IEEE.NUMERIC_STD.ALL, so I should be able to do unsigned addition. I am not sure what is wrong with counter_reg . Is there anything I'm doing wrong with the counter? library IEEE; use IEEE.STD_LOGIC_1164