用verilog实现UART协议 以此理解何为接口,协议何为模块化设计
UART是很简单的协议,也可以说是入门级的协议,它本身不值得我们花费多大的精力探讨,但是我们可以把它看作我们刚学C语言时候写下的”hello world”,刚学习单片机时候点亮的一个led灯,这样,它就有意义了,而且它的意义已经不再是实现一个功能了。我们要好好利用这个简单的协议去理解“协议”这个概念以及如何进行模块化设计,这对FPGA来说,是尤为重要的两个方面。 欢迎收看相关视频链接: UART协议讲解 主要内容为: 1•何为接口协议,认识UART协议2 2•如何设计模块,设计UART逻辑模块 3•怎样设计逻辑,实现UART逻辑设计 课程附带中art测试程序,支持不大于512字节的任意长度数据收发 接口协议 为什么要单纯的去理解“协议”这个很虚的词呢?因为在我看来,对于刚接触协议或者FPGA这方面的朋友来说,知道“为什么这么做”比“知道怎么做”更重要。为什么这么说呢? 记得我在上学时候,我把好多协议列个清单有,看着清单踌躇满志,准备像打怪升级那样一个一个的攻克,这样就能成为技术牛人,走向人生巅峰了,然后我就去看技术文档,去搞懂这是个什么协议,怎么工作的,硬件怎么连的,程序怎么写的,时序是什么样子的,搞了不久,我投降了。就拿我们经常会接触到协议来举例,uart、I2C、SPI,SDRAM、DDR、serdes、TCP/IP协议栈,其中TCP/IP协议占还包括UDP、TCP、RAP等待