锁相环

文章目录 前言 背景 PLL Xilinx公司的锁相环结构简介 Altera公司的锁相环结构简介 DCM 前言 2020年2月10日15:02:18 这个时间的FPGA发展可以说已经很成熟了，Xilinx早已推出了ZYNQ系列，并推出了新工具VITIS 2019.2，当然Vivado并没有淘汰也几乎不可能淘汰，VITIS 2019.2自然也内含了Vivado 2019.2. 对于FPGA中的时钟处理单元，或者说时钟管理单元，在7系列FPGA中，有我们最常见的MMCM以及PLL，这在FPGA工程中，建立时钟IP核时可以清晰的看到。 至于更早期的时钟处理单元，有DCM、PLL等，叫法不同 ，下面根据《FPGA之道》这本书上的描述简单介绍一下。 背景 在实际的使用中，经常会碰到外部送给我们的时钟信号在频率或者相位上并不满足直接使用的要求，而内部时序逻辑又只能对时钟信号进行整数倍的分频，并且不能保证产生新时钟信号的相位稳定性，所以这个时候就需要用到时钟处理单元。 时钟处理单元可以对时钟信号进行高精度的倍频、分频和相位调整，因此对时序逻辑的设计非常重要。FPGA中的时钟处理单元共有两种：PLL和DCM，分别介绍如下： PLL PLL，英文全称：Phase Locked Loop，翻译成中文即锁相环。因为PLL调整输入时钟信号频率和相位的原理中利用了模拟电路的知识。因此一般来说

常见的线性电路、器件： 1、放大器： 作用是处理输入，以产生出一个形状相同但幅值较大的输出。放大器按运行方式分A、B、AB、C、D、E、F这几类。 放大器的指标有：增益（用分贝dB表示，多级增益用加法）、输入阻抗（对于电压放大器，阻抗越高越好）、输出阻抗（放大器有一个内部阻抗或串联电阻叫输出阻抗）、放大器级联（总增益是各个增益之积或各个分贝增益之和）、效率（输出功率与输入功率之比）、频率响应（放大器所覆盖的频率范围）、输出能力（放大器输出信号的范围）。 2、滤波器：滤波器是一种对频率敏感的电路，用于让某些频率通过而阻碍其他频率的通过。 有四种类型的滤波器：低通滤波器（LPF）、高通滤波器（HPF）、带通滤波器（BPF）、带阻滤波器（BRF）。 四种都通直流 LPF：通过低于截止频率的所有频率通过，高于截止频率的被阻断 HPF：通过高于截止频率的所有频率，低于截止频率的被极大的衰减 BPF：容许特定范围的频率通过 BRF：某个频率及范围的频率被极大衰减，其余都通过 3、振荡器： 是一种产生信号的电路，一般产生正弦波或矩形波。 主要参数：输出频率，大多数的额振荡器有固定的输出频率，振荡器的频率一般由以下三种情况产生： RC电路（电阻和电容）、LC（电感和电容）、晶振XTAL（一种石英薄片，它可以非常精确的频率振动）。 4、混频器：将两个输入信号混在一起产生新的输出信号的一种电路。

文章目录 第七章 信道；接收端均衡 信道路径损耗值： 信道均衡 第九章 接收端解调：同步 载波同步 位同步 帧同步 第十章 扩频通信技术 扩频系统 扩频目的： 扩频系统特点： 扩频系统优点： 扩频系统组成： 主要技术指标： 扩频系统分类： 伪随机序列的选择： 第十一章 第七章 信道；接收端均衡 恒参信道：信道的特定参数恒定不变的信道。有线信号传输，无线视距中继 随参信道：信道特性参数随时间随机变化的信道。短波通信（接收到多径信号），散射信道，移动通信信道 信道路径损耗值： 恒参信道的路径损耗只与传输距离有关。 随参信道的路径损耗除了与距离d有关，还受其他因素影响。 自由空间路径损耗，p313 ，适用于天线发送与接收情况 L P =P t /P r =(G t G r ) -1 (λ/4pi×d) -2 多普勒频移/多普勒效应，p316 窄带衰落模型： 调制信号都是窄带信号，因此适用于调制系统。 窄带信号包络服从瑞利分布，载波的相位服从均匀分布。若多径中有直射径，则信号包络服从莱斯分布，信号相位取决于直射径信号。 平坦衰落信道： 信道h(t)，输入信号s(t)，噪声n(t) 输出r(t)=s(t)h(t)+n(t) 在平均功率取定的情况下，在 信道信噪比条件好 时，应该 加大信号的发射功率 ，而在 信噪比较差 时，则应 减少发射功率

摘要 通过输入时钟和输出时钟解析STM32H743的时钟树，并为最小系统程序、PLL动态调整、CPU的外设分配、外设在低功耗模式下的运行、CPU频率的动态调整提供了参考依据。 目录 1 术语 1.1 外设Peripherals 1.2 总线bus和桥bridges 1.3 锁相环PLL 1.4 核心时钟 Kernel clcock 1.5 RCC 1.6 单词/其他 2 输入时钟 2.1 内部震荡器 2.1.1 HSE 2.1.2 HSI 2.2 外部振荡器 2.3 锁相环 3 输出时钟[7.5.1] 3.1 核心时钟 Kernel clcock 3.2 系统时钟 SYS_CK 4 外设分配 4.1 外设分配与核心时钟 4.2 通常情况下的外设分配（CRun）： 4.3 低功耗设计：CSleep模式下的外设分配 4.4 低功耗设计：CStop模式下的外设分配 5 本文未说明的功能 6 参考文件 1 术语 1.1 外设Peripherals 手册中的外设分片内外设和片外外设,外设的“外”是相对于CPU而言的。其中片外外设可以是通过SPI和UART连接的传感器芯片。片内外设由可分为两类，一类是如定时器和DMA那样可以仅仅在MCU内部运行，无需与片外外设交互的单元（虽然它们也能和片外外设交互），另一类指如SPI那样的芯片内部用于与外部设备连接的接口电路和总线 [4] 。按我这样的分类方式

来源： https://www.cnblogs.com/littleMa/p/11676010.html

最近在学习三相逆变并网，对相关问题进行思考并记录。 ---------------------------------------------------------------------------------------------------------------------------- 1、静止坐标系的变换与旋转坐标的最本质的区别？ 静止变换的坐标轴是 固定 的，旋转坐标的坐标轴是 旋转 的。 2、静止坐标系与旋转坐标的转换，相对参考是什么？ 在静止坐标系上的矢量，相对不同的相量角，转换的旋转坐标是不一样的。 3、什么情况下，正弦向量在旋转坐标的转换结果是不变的？ 当旋转坐标轴以正弦波的 角速度 旋转时，正弦向量在旋转坐标的转换是 不变 的。 3、锁相环的思路是什么？ 当两个旋转坐标，以相同的角速度旋转的时候。如果这两路正弦波不同相， 这两路在各自的旋转坐标转换的结果是不一样的。通过调节，使两路的转换结果相差为 零 。 来源： https://www.cnblogs.com/cjyc/p/11657291.html

http://hi.baidu.com/hieda/blog/item/f87b93240f15a7054c088db9.html 1 ．锁相环的基本组成 [部分转贴] 2．锁相环的应用 [1] 锁相环在调制和解调中的应用 [2] 锁相环在调频和解调电路中的应用 [3] 锁相环在频率合成电路中的应用 ================================================================================ 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成

实际调试通过，响应速度小于5mS void SSRF_PLL(void) { sClarkeParkSwitch.a = gUaFdb; sClarkeParkSwitch.b = gUbFdb; sClarkeParkSwitch.c = gUcFdb; sClarkeParkSwitch.Clarke(&sClarkeParkSwitch); sClarkeParkSwitch.sin_sita = sin(sSPLL.wt); sClarkeParkSwitch.cos_sita = cos(sSPLL.wt); sClarkeParkSwitch.Park(&sClarkeParkSwitch); sSPLL.Ud_fb = sClarkeParkSwitch.d; sSPLL.Uq_fb = sClarkeParkSwitch.q; sSPLL.err = sSPLL.Uq_ref - sSPLL.Uq_fb; //sSPLL.Uq_ref已经初始化为0 sSPLL.errd = sSPLL.err - sSPLL.errold; //误差的微分 sSPLL.errold = sSPLL.err; //记录本拍的误差值，给下一拍使用。 sSPLL.w = (sSPLL.PLL_Kp + sSPLL.PLL_Ki)*sSPLL.err + sSPLL.erri +