ISE

什么是Powershell? MSDN上的说明是： PowerShell 是构建于 .NET 上基于任务的命令行 shell 和脚本语言。 PowerShell 可帮助系统管理员和高级用户快速自动执行用于管理操作系统（Linux、macOS 和 Windows）和流程的任务。 使用 PowerShell 命令可以从命令行管理计算机。 PowerShell 提供程序可让你访问数据存储（如注册表和证书存储），与你访问文件系统一样方便。 PowerShell 具有丰富的表达式分析器和完全开发的脚本语言。 个人理解为Powershell就是一门脚本语言，类似于Linux下的shell语言。与传统cmd命令不同的是，Powershell不仅能调用cmd下的命令，还增加了非常多的新命令，同时Powershell面向对象的(基于.Net)。 使用PowerShell可以完成许多自动化管理。PowerShell增加了对Windows10、Window Server2016、SQL Server、Azure的管理模块。Windows PowerShell是开源的，我们可以在Github上找到它的源代码 https://github.com/PowerShell/PowerShell 启动Powershell 1、开始菜单=》运行=》输入Powershell 2、开始菜单=》Windows

问题来源: fpga配置时的管脚状态 关于这个问题，好像网络上面有很多人问，但是eetop这个话题不多。大多数的回答是：配置的时候所有的管脚默认是Z态。这个说法到底对不对呢？ 下面我谈谈自己使用的几款新品的情况。项目背景：开关信号发射机。初始状态要求IO信号都是低电平，来自控制DSP的发射控制信号触发IO开关信号的产生。上电的时候不能有高电平，否则引起发射机状态不稳，会产生问题。 （1）VirtexII1000 设作IO的信号在上电配置的过程中用示波器测量时高电平，大约在90ms左右，和配置时间基本一致。在管脚配置栏设置 pull-down后，这个现象消失。未使用管脚没有这个现象。未使用管脚的处理是float。 （2）virtex5-xc5vsx50t 设作IO的信号在上电配置的过程中发现有和配置时间基本一致的一段大约在0.2V左右的凸起。基本可以认为是没有信号。管脚配置没有做特殊设置。 （3）EP3C25的fpga，在配置的时候，能够发现编程应用的IO脚和未使用的管脚都有大约300ms左右的(EPCS16)高电平。和配置时间完全一致。使用外接的下拉电阻6k左右下拉到1V左右，使用1k下拉到0.2V左右。 谈谈我的理解：无论altera还是xilinx的fpga，IO脚的基本结构都差不多，输出都是推拉mos管，能够实现三态、可编程的上下拉电阻等等。在默认配置下

记录背景：最近在用Vivado评估国外一个公司所提供的ISE所建的工程时，由于我并没有安装ISE工程，因此将其提供的所有v文件导入到Vivado中，对其进行编译。添加完之后成功建立顶层文件，但奇怪的是，除了顶层文件的v文件可以正常打开编辑外，其它sub层的v文件都无法正常打开编辑，双击打开后显示的是乱码，继续查找它们与顶层文件有什么不同时，发现这些文件的属性之一——encrypted 都是“yes”状态。 这多少有点震惊我了，我之前只知道为了保护某文件的保密性时，一般都是生成网表（ncg？netlist？）文件以便提供他人使用，别人拿到的网表文件只是个空壳子，尽管调用就好，里面的代码对他来说就是个空壳子。 为了知道别人是怎么做到v文件加密的（感觉逼格挺高的），上网搜索一番，最后，最后，最后发现是需要Xilinx提供特定的工具才可以（而这一说法也得到了Xilinx的FAE的认证），而这个特定的工具一般只有Xilinx的高级客户才会拥有。好吧，继续挖掘的冲动突然就猝死了。 -------------------------------------------------------------------------------------------------------------------------------------------- 转自：https://blog

<a href="https://www.bilibili.com/video/av66327436?p=1" target="_blank">视频地址：【黑客基础】Windows PowerShell 脚本学习</a> 2019.12.05 学习笔记 1、$PSVersionTable ：查看PowerShell的版本信息。 2、PowerShell 界面： 开始界面搜索 “PowerShell” ，点击 “PowerShell.exe” 或者 “PowerShell ISE”。 cmd 命令界面输入 “PowerShell”。 3、PowerShell 快捷键 Alt + F7 ：清除命令等历史记录，相当于 cls 命令。 Ctrl + PgUp ：上翻页。 Ctrl + PgDn ：下翻页。 上下箭头键 ：切换命令行等历史记录。 左/右箭头键 ：左右移动光标。 Ctrl + Home ： Ctrl + End ： ESC：清空当前命令行。 Tab ：自动补齐并选择补齐命令或文件名。 Enter ：执行当前的命令。 Ctrl + C ：取消正在执行等命令。 Backspace ：从右删除命令行字符。 F2 ：自动补充历史命令到指定字符。 F4 ：删除命令行至光标右边指定等字符处。 F7 ：对话框显示命令行历史记录。 F8 ：检索包含指定字符的命令行历史记录。 F9

最新版本Vivado 2018.3下载地址 链接： https://pan.baidu.com/s/17aE-vICRQYN27bD2sXCLxg 提取码：ilg5 由于工程需要，下载VIVADO2018.3，下载地址为： https://www.xilinx.com/support/download.html 或者去我的百度网盘下载： 2018.3 下载链接： https://pan.baidu.com/s/17aE-vICRQYN27bD2sXCLxg 提取码：ilg5 2017.4 下载链接： https://pan.baidu.com/s/10_HGz2XKo7CD_il9UtsV9w 密码：h1ep 2016.4 下载链接： https://pan.baidu.com/s/17CkTPwmBmIuFGddBXSOTxA 密码：jhhp 2015.4 下载链接: https://pan.baidu.com/s/1510ZLIu3xd84kwpxuFw6xw 密码: id2t ISE14.7下载链接： https://pan.baidu.com/s/13utSe8OzOFmue8md1BppeQ 密码：ir1p ISE的安装步骤， 可参看ISE13.2安装 下载后解压： 对于版本，用户可以自定义旋转Vivado HL Design Edition 或者Sytem

UE安装目录如下： C:\Program Files (x86)\IDM Computer Solutions\UEStudio\UEStudio.exe 对于ISE工具，在Editor -> Prefereneces，进行如下配置，即可关联 {C:\Program Files (x86)\IDM Computer Solutions\UEStudio\UEStudio.exe} $1 　 在Vivado Tools下面Options进行配置 选择CUSTOM EDITOR，并输入uestudio路径 "C:/Program Files (x86)/IDM Computer Solutions/UEStudio/UEStudio.exe" [file name] -l[line number] 　 来源： oschina 链接： https://my.oschina.net/u/4313709/blog/4211919

Vivado和ISE相比ChipScope已经大幅改变，很多人都不习惯。在ISE中称为ChipScope而Vivado中就称为in system debug。下面就介绍Vivado中如何使用debug工具。 Debug分为3个阶段： 1. 探测信号：在设计中标志想要查看的信号 2. 布局布线：给包含了debug IP的设计布局布线 3. 分析：上板看信号 一 探测信号 探测信号有2种方法一种是直接在HDL源代码中用（*mark_debug = “true”*）标识出要探测的信号 另一种是 在综合过后的网表文件中添加标志。 1 .在HDL源代码中添加标志 然后点击open Synthesized Design 然后点击Tools-> Set Up Debug 点击 Next 点击Add/Remove Nets 点击find会出来所有信号。如果需要添加debug的信号，从左边框中选择所需信号，点击 按 钮加到右边来。如果需要去除不需要的debug信号，从右边框中选择所需信号，点击 按钮就 去除了。选好信号之后，在右下角点击Ok按钮。 在此框中为所有debug信号选择时钟域，选择debug信号，右键选择Select Clock Domain。注意每一个时钟域对应一个单独的ILA 2.0core。 在此框中选择所需时钟，点击ok 点击next 然后继续下面的Implement 流程

由于Vivado下载程序步骤和ISE有较大差异，特此写此文章，希望对大家有所帮助。 1，下载文件生成 在.bit文件生成后，在TCL中输入 write_cfgmem -format mcs -interface spix4 -size 16 -loadbit "up 0x0 F:/Git/XGA/Display_HDMI/Display.runs/impl_2/Display.bit" -file FPGA_TOP .mcs 1 spix4为模式设置。 -size 16为Flash大小，单位Byte。 即可得到FPGA_TOP.mcs和FPGA_TOP.prm两个文件，后边需要用到这两个文件。 1 2 3 4 A&Q:提示bit位宽错误 ERROR: [Writecfgmem 68- 20] SPI_BUSWIDTH property is set to "1" on bitfile F:/Git/XGA/Display_HDMI/Display.runs/impl_2/Display.bit. This property has to be set to "4" to generate a configuration memory file for the SPIX4 interface. Please ensure that a valid value has been set

DCM 共由四部分组成，如图 12-6 所示。其中最底层仍采用成熟的 DLL 模块；其次分别为数字频率合成器（ DFS ， Digital Frequency Synthesizer ）、数字移相器（ DPS ， Digital PhaseShifter ）和数字频谱扩展器（ DSS ， Digital Spread Spectrum ）。不同芯片模块的 DCM 输入频率范围是不同的，例如： Virtex -4SX 系列芯片，低输入模式的外范围为 1~210MHz ，高输入模式的范围为 50~350MHz ；而 Spartan 3E 系列低、高两种模式的范围都只能是 0.2~333MHz 。 （ 1 ） DLL 模块 DLL 主要由一个延时线和控制逻辑组成。延时线对时钟输入端 CLKIN 产生一个延时，时钟分布网线将该时钟分配到器件内的各个寄存器和时钟反馈端 CLKFB ；控制逻辑在反馈时钟到达时采样输入时钟以调整二者之间的偏差，实现输入和输出的零延时，如图 12-7 所示。具体工作原理是：控制逻辑在比较输入时钟和反馈时钟的偏差后，调整延时线参数，在输入时钟后不停地插入延时，直到输入时钟和反馈时钟的上升沿同步，锁定环路进入“锁定”状态，只要输入时钟不发生变化，输入时钟和反馈时钟就保持同步。 DLL 可以被用来实现一些电路以完善和简化系统级设计，如提供零传播延迟

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