always

---恢复内容开始--- 经典二分频： 1 always @ (posedge clk) 2 clk2 >=~clk2; 二、四、八分频（利用位控制实现） always @ （posedge clk） clk2 >= cnt[0]; clk4 >= cnt[1]; clk8 >= cnt[2]; cnt >= cnt+1;12分频实现:(利用数控制)always @ (posedge clk)if (cnt==3'b101)clk12 >= ~clk12;cnt ==0;elsecnt >=cnt+1; ---恢复内容结束--- 来源： https://www.cnblogs.com/baihuashan/p/11731718.html

经典二分频： 1 always @ (posedge clk) 2 clk2 >=~clk2; 二、四、八分频（利用位控制实现） always @ （posedge clk） clk2 >= cnt[0]; clk4 >= cnt[1]; clk8 >= cnt[2]; cnt >= cnt+1;12分频实现:(利用数控制)always @ (posedge clk)if (cnt==3'b101)clk12 >= ~clk12;cnt ==0;elsecnt >=cnt+1; 来源： https://www.cnblogs.com/baihuashan/p/11727679.html

转自： http://www.voidcn.com/article/p-uzrihrua-bte.html 任何人都可以解释Windows API的 CreateFile() 功能的创建配置OPEN_ALWAYS和CREATE_ALWAYS之间的区别？ 对我来说，似乎他们只是简单地“创建文件，如果它不存在”。 如果文件已经存在，CREATE_ALWAYS也会截断内容。另一方面，OPEN_ALWAYS不会破坏已经存在的文件。 以下是表格形式中不同值的工作原理： | When the file... This argument: | Exists Does not exist -------------------------+------------------------------------------------------ CREATE_ALWAYS | Truncates Creates CREATE_NEW +-----------+ Fails Creates OPEN_ALWAYS ===| does this |===> Opens Creates OPEN_EXISTING +-----------+ Opens Fails TRUNCATE_EXISTING | Truncates Fails 来源： https://www.cnblogs.com

1 概述 2 状态机的描述方法 3 FSM的状态编码 4 FSM的Verilog HDL 设计的基本准则及有限状态机设计的一般步骤 　基本准则 　一般步骤 5 设计举例 51一段式one alwaysFSM 52 三段式three-alwaysFSM 53 总结 1.1 概述 　　有限状态机是由寄存器组和组合逻辑构成的硬件时序电路。有限状态机的状态(即由寄存器组的1和0的组合状态所构成的有限个状态)只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态。 　　有限状态机的下一个状态不但取决于各个输入值，还取决于当前所在状态。这里指的是米里Mealy型有限状态机，而莫尔Moore型有限状态机的下一个状态只决于当前状态。 　 图 1　　Mealy型状态转移图 1.2 状态机的描述方法 　　状态机的描述方法多种多样，将整个状态机写到１个always 模块里，在该模块中既描述状态转移，又描述状态的输入和输出，这种写法一般被称为一段式FSM 描述方法；还有一种写法是使用两个always 模块，其中一个always 模块采用同步时序的方式描述状态转移，而另一个模块采用组合逻辑的方式判断状态转移条件，描述状态转移规律，这种写法被称为两段式FSM 描述方法；还有一种写法是在两段式描述方法的基础上发展而来的，这种写法使用3 个always模块，一个always 模块采用同步时序的方式描述状态转移

写在 前面的话 在设计中 ， 很多情况下我们需要编写很多结构相同 但 参数不同的赋值语句或逻辑语句块 ， 当参数量很大的情况下 ， 原始的列举就会变得很笨拙甚至是不可行的 。 C 语言处理这种问题通常情况下会使用如 fo r 循环语句来完成多次的相同操作。而 verilog 语言呢？同样的为我们提供了 generate 语句块来帮助我们完成这些过程。接下来，梦翼师兄将和大家一起开始 generate 语句 的学习 。 基本概念 generate 的主要功能就是对 module ， net ， reg ， parameter ， assign ， always ， task ， function 进行复制， genvar 是 generate语句 中的一种 变量 类型 ，用以在 generate-for 语句中声明一个正整数的索引变量 （如果将“ X ”或“ Z ”或者“负值”赋给 genvar 变量将会出错）。 genvar 变量可以声明在 generate 语句内，也可以声明在 generate 语句外。 generate 语句有 generate-for 、 gen erate-if 和 generate-case 三种语句，下面梦翼师兄和大家一起来学习 这三种语句。 genrate-for 使用 generate_for 的时候，必须要注意以下几点要求： a) 必须使用

Always Benny&Viva Copyright © 2006 by MySQL AB “MySQL 5.1 新特性” 系列 目录 目 录.........................................................................................................................................1 设定事件并运行......................................................................................................................1 CREATE EVENT 的语法..........................................................................................................2 CREATE EVENT 例子.............................................................................................................5 SET GLOBAL

数字系统有两大类有限状态机（Finite State Machine，FSM）：Moore状态机和Mealy状态机。 Moore状态机 　　其最大特点是输出只由当前状态确定，与输入无关。Moore状态机的状态图中的每一个状态都包含一个输出信号。这是一个典型的Moore状态机的状态跳转图，x、y、z是输入，a、b、c是输出。 　　　　 Mealy状态机 　　它的输出不仅与当前状态有关系，而且与它的输入也有关系，因而在状态图中每条转移边需要包含输入和输出的信息。 状态编码 　　数字逻辑系统状态机设计中常见的编码方式有：二进制码（Binary码）、格雷码（Gray码）、独热码（One-hot码）以及二一十进制码（BCD码）。 　　格雷码的特点：相邻的两个码组之间仅有一位不同。 普通二进制码与格雷码之间可以相互转换。 　　二进制码转换为格雷码：从最右边一位起，一次与左边一位“异或”，作为对应格雷码该位的值，最左边的一位不变（相当于最左边是0）。 　　格雷码转换为二进制码：从左边第二位起，将每一位与左边一位解码后的值“异或”，作为该解码后的值（最左边的一位依然不变）。 　　独热码又分为独热1码和独热0码，是一种特殊的二进制编码方式。当任何一种状态有且仅有一个1时，就是独热1码，相反任何一种状态有且仅有一个0时，就是独热0码。 状态机的描述 　　状态机有三种描述方式：一段式状态机、两段式状态机

http://www.cnblogs.com/lunix/archive/2011/05/09/nonblocking_assignment.html 对《Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill》一文的笔记 介绍 在逻辑解码的时候，两个众所周知的编码指导规则是： • Guideline: Use blocking assignments in always blocks that are written to generate combinational logic. • Guideline: Use nonblocking assignments in always blocks that are written to generate sequential logic. 实际上，它只与仿真有关。 In general, the answer is simulation related. Ignoring the above guidelines can still infer the correct synthesized logic, but the pre-synthesis simulation might not match the behavior of the

在verilog编写组合逻辑电路的时候会遇到敏感列表的信号应该包含哪些的问题，因此做如下仿真来验证信号敏感列表对电路的影响。在两个仿真例中通过设定不同的信号敏感列表来对比综合出来的仿真结果从而验证 信号敏感列表不影响最终的电路 信号敏感列表不完整 module mod_test( rd, rst, outdata ); input rd; input rst; output reg outdata; always@(rst) if(!rst) outdata = 1'b0; else outdata = rd; endmodule RTL视图 前仿真 后仿真 信号敏感列表完整 module mod_test( rd, rst, outdata ); input rd; input rst; output reg outdata; always@(rst or rd) if(!rst) outdata = 1'b0; else outdata = rd; endmodule RTL视图 前仿真 后仿真 结论 always信号敏感列表是否完整对综合出来的RTL视图、门级仿真、最终电路没有影响，但是会影响行为级仿真，不在敏感信号列表里面的信号无法触发和该信号相关的仿真进程，也就得不到正确的仿真结果。在verilog_IEEE官方标准手册-2005_IEEE_P1364手册有如下表述。

1.当注入的属性是接口　　1.1在接口只有一个实现类的时候,@Resource和@Autowire 在功能上是没有区别的　　1.2如果接口有多个实现类,在写法上,@Autowire还需要搭配@Qualifier或者@Primary,而@Resource不需要,自身属性即可满足2.Spring Team recommends: "Always use constructor based dependency injection in your beans. Always use assertions for mandatory dependencies".spring团队推荐用构造函数来注入Bean。Idea会出现提示,强迫症看着很不舒服So,基于以上,就选择了看起来和写起来都比较简单的@Resource注解很多朋友可能看多了这两者在实现上有区别 参考：https://blog.csdn.net/magi1201/article/details/82590106 来源： https://www.cnblogs.com/nightOfStreet/p/11358937.html