vivado

转载自 https://www.cnblogs.com/hcr1995/p/9929359.html Vivado如何使用Chipscope Vivado作为新的设计工具，并没有集成Chipscope，取而代之的是新的debug工具：hardware debug。后者的优势是可以与SDK联合调试，软硬件协同开发时非常有用，但其无法实时持续的观测信号的变化，且从目前2013.4的版本反应的无法抓取非顶层文件信号的问题（大量时序错误）对设计开发非常不便。 通过对Chipscope工作原理的分析，应该可以通过间接的方式在VIVADO工程中使用，经过上板测试，确实可以做到，下面是实现的步骤： 1、 Synthesis后点击Open Synthesized Design，完成后点击File原工程综合后导出netlist(.edn)和constraint(.xdc)； 注：导xdc要勾选上所有引脚 2、 打开Chipscope的Core Insert软件，将step1中的netlist作为输入，指定输出文件名及路径； 注：导入的是顶层.edn文件，其他ip核的edn文件不用加上去。输出文件为顶层的.ngo。 3、 Chipscope随后自动加载step2的netlist，按照需求添加信号，方法与ISE调用时相同； 4、 点击Chipscope界面里的insert按键

1.1 概述 在前面的文章中，我们都是关键的时序路径包括时钟进行的约束都是常规约束。常规的约束是我们用的最多的，但是VIVADO会对一些无关紧要的路径，或者2个异步时钟之间也进行分析等等。所以我们得告诉VIVADO IDE那些路径需要Exceptions。关于Exceptions的含义就是区分于前面的常规分析的异常时序分析。由于没有找到更好的意会的翻译中文，暂且就以“异常”来翻译Exceptions。 1.2 多周期路径(Multicycle Paths) 默认情况下，Vivado IDE时序分析引擎采取单周期分析。这种分析可能过于严格，可能不适用于某些逻辑路径。多周期路径约束允许根据设计时钟波形来修改建立和保持关系。 最常见的例子就是数据在逻辑路径末端稳定需要多个时钟周期，如果路径起始端和末端允许路径控制，Xilinx建议使用“多周期约束”放松对建立时间的要求。保持时间要求可以保持与建立时间的默认关系，也可以根据设计者的需求进行修改，这样有助于时序驱动算法聚焦于关键路径，节省软件运行时间。 1.3 set_multicycle_path 指令 set_multicycle_path指令可以用于修改源时钟路径(source clock)和目的时钟路径(destination clock)成倍数关系的路径，可以用于设置建立时间(setup time)时序分析，保持时间(hold

ubuntu16.04安装Vivado 2017.4 教程 2017-12-28 20:59:48 wmyan 阅读数 11794 版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。 本文链接： https://blog.csdn.net/wmyan/article/details/78926324 安装vivado2017.4主要参考以下博客，并做了一下总结： 1. Linux 下安装vivado2014.4 2.在Linux （Ubuntu）下面安装并启动Xilinx Vivado vivado 2017.4安装和启动步骤总结： 【安装】 1.上官网下载vivado hlx 版本2017.4，和 链接如下： Vivado Design Suite - HLx Editions - 2017.4 Full Product Installation 选择版本：Vivado Design Suite - HLx Editions - 2017.4 Full Product Installation，大约16G；tar.gz格式 2. 直接使用指令 （也可以直接右键压缩包解压） tar xvzf xxx(你下载的文件名).tar.gz 3进入你解压缩之后的文件夹 然后执行 sudo ./xsetup 4.进入安装界面，根据需求选择

该篇是FPGA数字信号处理的第9篇，选题为DSP系统中极其常用的FFT运算。上篇介绍了Quartus环境下FFT IP核的使用“FPGA数字信号处理（八）Quartus FFT IP核实现 https://blog.csdn.net/fpgadesigner/article/details/80690345 ”。本文将介绍在Vivado开发环境下使用Xilinx提供的FFT IP核进行FFT运算的设计。 Xilinx的FFT IP核属于收费IP，但是不需要像 Quartus那样通过修改license文件来破解。如果是个人学习，现在网络上流传的license破解文件在破解Vivado的同时也破解了绝大多数可以破解的IP核。只要在IP Catalog界面中Fast Fourier Transform的License状态为“Included”即可正常使用。 与Quartus中FFT IP核相比，Vivado的FFT IP核配置起来更复杂，功能也更强大。 打开主界面，左边是IP核的接口图（IP Symbol）、实现消耗的资源等信息（Implementation Details）和计算FFT所需的时间（Latency），右边是Configuration、Implementation和Detailed Implementation三个标签卡。 Vivado的FFT IP核支持多通道输入

本文档系列是我在实践将简单的神经网络LeNet-5实现到Xilinx 的zynq-7z035的FPGA上遇到的问题和解决方法。 本文档重点探讨vivado软件的使用。 完成此过程可以参阅的文档有 UG892: Vivado Design Suite User Guide, Design Flows Overview 背景：我们用vivado HLS对相关软件生成了相应的IP core，现在需要对IP core进行系统集成，形成完整的设计。 一、明确任务 为了确定下步需要怎么做，我们需要明白vivado design suite，包括三个软件，第一个 vivado HLS ，用于将c语言生成相应的IP core，第二个 vivado ，用于将相应的模块生成系统并且可以用单片机控制的系统。第三个 SDK ，用于生成应用级的FPGA。 通过此流程，我们可以确定我们下一步的任务是学习使用vivado软件。 design flows属于HLS。 通过此流程我们发现下一步需要做的是IP package and IP integrate。其中，IP可以通过AXI4总线协议创建IP子系统。 需要看文档UG892中关于vivado IDE（integrated design environment）的部分 UG893：Using the vivado IDE. Tcl是经常出现的一个文件

DMA：https://www.xilinx.com/support/answers/57550.html 转载请标明出处: 【汇总】vivado_zynq学习资料 文章来源: 【汇总】vivado_zynq学习资料

本文档系列是我在实践将简单的神经网络LeNet-5实现到Xilinx 的zynq-7z035的FPGA上遇到的问题和解决方法。 本文档重点探讨vivado HLS软件的使用。 完成本过程可以参阅的文档有： UG902：Vivado Design Suite User Guide: High-Level Synthesis 该文档主要涉及vivado HLS的理解，vivado HLS软件的初步使用，以及相应的HLS相关的c语言库等，我们主要关注该文档的第一章：用vivado HLS软件实现HLS（高层综合High-level Synthesis） UG871：Vivado Desigh Suite Tutoril：High-level Synthesis 该文档主要涉及vivado HLS软件的具体操作过程，包括HLS的介绍、c的验证、管脚综合、任意精度数、设计分析、优化分析、RTL验证、用HLS生成集成IP、在Zynq的AP Soc设计中用HLS生成的IP、这个文档是操作的重点。文档中有较多设计实例可以参考。 一、打开及创建工程 打开软件，creat project这些基础的操作就不讲了。我们的版本是vivado HLS 2016.4 相应的LeNet-5的源码去github上下载，注意需要是c或者c++版本的代码。运行前务必看懂其中的代码，至少知道每个函数的意思和调用关系

描述 波形数据库文件 (WDB)，其中包含所有仿真数据。 波形配置文件 (WCFG)，其中包含与波配置中的对象相关联的顺序和设置。 A waveform database file (WDB), which contains all simulation data. A wave configuration file (WCFG), which contains the order and settings associated with objects in the wave configuration. 这两种类型的文件之间有什么区别？它们之间有什么关系？ 解决方案 波配置文件 (.wcfg) 它由以下内容组成： 信号和总线的列表 它们的属性，如颜色、名称样式和基数值 您不仅可通过添加或删除信号及其它波对象来完全定制波配置，而且还可使用波配置来检查仿真结果。 波配置可以有名称，也可以无名称。 在 Vivado GUI 中启动仿真时，它会创建默认 .wcfg 文件。 在将对象添加到窗口时，仅显示仿真时间内对象的波形。 在您保存 WCFG 文件之前，对波形配置的更改（包括创建波形配置或添加 HDL 对象）不是永久性的。 要将波配置保存至 WCFG 文件，请选择 文件 > 将波形配置另存为 ，然后输入波形配置的名称。 您还可以使用以下 Tcl 命令： save_wave_config

TCL命令：将bit复制到工程的根目录 　　 完整格式（带路径，不需要复制bit到根目录） 　　 来源：博客园 作者： lyh3m 链接：https://www.cnblogs.com/liyan1994/p/11736518.html

本文介绍了Tcl在Vivado中的基础应用，希望起到抛砖引玉的作用，指引使用者在短时间内快速掌握相关技巧，更好地发挥Vivado在FPGA设计中的优势。 Vivado TCL脚本语言 使用Tcl作为它的命令语言的好处： 基本语法和基础命令 命令格式 一条Tcl的命令串包含了多条命令时，用换行符或分号来隔开，而每一条命令包含了一个域的集合，域使用空白分开的，第一个域是一个命令的名字，其它的是作为参数来传给它。 02 数据类型 Tcl只支持一种数据结构：字符串。所有的命令、命令里的所有的参数、命令的结果、变量全部都是都是字符串。 简单实例： 03 设置变量 %set myVar"Hello World!" //设置一个名为myVar的变量，其值为Hello World! 04 使用$符号引用变量 其中puts是打印命令 05 使用[]将命令返回值，作为新命令的参数 Vivado set i [set j 232] ; puts $i 232 06 数组 引用的时候直接$i(1,2,3)即可 Vivado set k<0> 11 ; set k<2> 22 ; set k<0> xx ; array name k x 0 2 Vivado array startsearch k s-1-k Vivado array nextelement k s-1-k x Vivado array