modelsim

I have code that is like this: ... proc myProc {first last} { for { set i $first } { $i <= $last } { incr i } { set i_cur "PlainText$i" <command> [glob ./../myDir/${i_cur}*] } } When I run this, any file that has nothing after the number will run fine. But if there is something after the number then it doesn't. For example, I have the valid files named PlainText0.txt , PlainText00.txt , and PlainText1_Plaintext.txt . The first two work and PlainText1_Plaintext.txt doesn't. Basically, I do not think I am using a glob/wildcard correctly, but don't know how. The usual issues with this sort of

1、modelsim关联第三方编辑器 打开modelsim安装目录下的…\tcl\vsim\pref.tcl文件，在关键字PrefSource前面添加设置外部编辑器的代码段，这里以notepad++为例，添加其他编辑器方式雷同： proc external_editor {filename linenumber} { exec "D:/Program Files/Notepad++/notepad++.exe" $filename } set PrefSource(altEditor) external_editor 如需恢复使用内部编辑器时，则删除该代码段。 2、notepad++调用vlog执行语法检查 打开notepad++编辑器，按F5打开cmd命令行,在命令窗口输入以下指令调用modelsim的vlog执行verilog语法检查，保存后设置相应的快捷方式，方便以后每次可以直接通过快捷方式在源文件上执行代码语法检查。 cmd /k cd "$(CURRENT_DIRECTORY)" & D:/modeltech64_10.7/win64/vlog.exe "$(FULL_CURRENT_PATH)" &ECHO.&PAUSE&EXIT 来源： https://www.cnblogs.com/151009-on-the-way/p/11686510.html

I'm attempting to compile in ModelSim 10.0 and I receive a compile error stating: 'Cannot read output status'. Here's a snippet of the code. It'd be brilliant if someone could tell me what I'm doing wrong. entity controller_entity is generic( entryCount : positive := 2; ....); port( clk : in std_logic; .... entry_car_entered : out std_logic_vector(0 to entryCount-1) ); end entity controller_entity; architecture controller_v1 of controller_entity is signal cars_entered : std_logic_vector(0 to entryCount-1); component entry is port( clk : in std_logic; .... car_passed: out std_logic --Output to

So it ended up that the bug that had kept me on for days, was a section of code that should have evaluated to False evaluating to True. My initial code went something like: if(~x && ~y) begin //do stuff end i.e. If x is NOT ONE and y is NOT ONE then do stuff. Stepping through the debugger, I realized even though x was 1 the expression in the if-statement still resulted into TRUE and the subsequent code was executed. However, when I changed the statement to: if(x == 0 && y == 0) begin //do stuff end and also tried: if(!x && !y) begin //do stuff end the code within the if-statement was not

前期准备 Altera器件安装Quartus II软件后，在安装目录下找到仿真用的ip文件，路径如： C:\altera\16.0\quartus\eda\sim_lib\ 选择所需ip文件，Verilog项目则使用.v文件。 具体步骤 Modelsim新建空白工程，工程中仅包含 单个所选ip的.v文件 ，然后编译，编译后工程目录work文件夹下将生成如下6个文件，留下备用； _info _lib.qdb _lib1_x.qdb _lib1_x.qpg _lib1_x.qtl _vmake Modelsim目录下新建altera文件夹然后再新建一个与ip名相同的文件夹，将第一步所得6个文件拷入； 找到Modelsim的配置文件 C:\modeltech64_10.4\modelsim.ini ，右键去除只读属性，然后打开，在约60行（别太前）的位置键入：ip名 = $MODEL_TECH/…/altera/ip名，如： altera_mf = $MODEL_TECH/../altera/altera_mf 其他ip按照相同方式，得到所有所需，最后还原modelsim.ini文件的只读属性。 注意及其他说明 第1步中Modelsim一次只编译一个ip的.v文件； 第2步文件夹名无强制要求。 来源： https://blog.csdn.net/TMDBYC/article

扩频调制与DDS工具使用 【基础】Modelsim的基本使用 Modelsim仿真如何查看内部信号 通过文件读写方式实现Matlab和Modelsim的联合仿真 Matlab和Modelsim联合仿真 彻底掌握Quartus——Signaltap篇 ----转载需获得Wayne Khou同意---- 来源： https://www.cnblogs.com/WayneKhouTech/p/6924688.html

http://bbs.fudan.edu.cn/bbs/tcon?bid=142&f=39 PC机上常用 EDA 软件介绍本站网址: http://eda163.com/ (一)altera公司软件 GNU tools and Excalibur V3.0(一张光盘) GNU tools and Excalibur 3.0。与Qu artus II v3.0 full同时推出的工具软件。 Excalibur_gnu_q40（一张光盘) GNU tools and Excalibur 4.0。与Quartus II v4.0 full同时推出的工具软件。 Maxplus II full V10.1(一张光盘) Maxplus II full 10.1,FULL版本确实不错，比 baseline强多了。。 MAX+PLUS II是一个完全集成的设计体系，包括设计输入、综合、 仿真、布局布线以及时序分析。 Maxplus II full V10.2(一张光盘) Maxplus II full 10.2。MAX+PLUS II full 的 新版本。 Modelsim oem V5.7c for Altera(一张光盘) Modelsim oem 5.7c for Altera。配 套Quartus II v3.0 full使用的Modelsim OEM V5.7C版本。 Modelsim