pll

转载：https://blog.csdn.net/hcx25909/article/details/7164650 1.飞思卡尔K60时钟系统 飞思卡尔K60时钟系统如上图所示，可以发现器件的源时钟源一共有4个： ①内部参考时钟源，包括 Fast IRC和 slow IRC (IRC--Internal Reference Clock) ②外部参考时钟源，只一个EXTAL管脚作为时钟输入，这个可以使用有源晶体振荡器来实现 ③外部晶体谐振器，使用EXTAL和XTAL两个管脚来输入 ④外部32K RTC 谐振器，用于实时时钟的时钟输入 在图中可以看到，要为系统提供时钟信号，关键是要最终生成 MCGOUTCLK 输出。MCGOUTCLK 再经过分频便可以提供Core/system clocks、Bus clock、FlexBus clock和Flash clock。MCGOUTCLK 的产生有3个途径: ①由内部参考时钟源 Fast IRC 直接提供，这个时钟源集成在芯片的内部（包括Slow IRC），频率是2M ②由 FLL 或者 PLL 模块来提供 ③由外部时钟来直接提供，包括外部参考时钟源（1个管脚输入）、外部晶体谐振器经内部OSC logic产生的XTAL_CLK 和 RTC OSC logic 的时钟输出。 一般情况下，MCGOUTCLK 是由PLL或者FLL倍频来产生的

AXI4 interface模式下 Performance up to 300 MHz PL的时钟频率上限应该和PLL的最高输出是一致的，或者说在PLL输出最高频时，PL可以正常的传递信号，arm的频率一般设置为默认的677MHz。 文章来源: zynq 的时钟频率

用create_clock 指令 对输入时钟进行约束，下面的7-8是对一个输入的时钟作约束 -phase 生成时钟相位偏移值 outclk_0 是125M，outclk_1是 25M，outclk_2 是2.5M，outclk_3 是50M PLL为了生成输出的4个时钟，先产生了一个500Mhz的临时时钟，名称为pll_inst|pll_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|vcoph[0]，后面输出的时钟都是以这个时钟作为源进行分频的。 gen_pins 指该模块输出500Mhz时钟的管脚名称为pll_inst|pll_inst|altera_pll_i|general[0].gpll~FRACTIONAL_PLL|vcoph[0] gen_pins 指该模块输出500Mhz时钟的管脚名称为pll_inst|pll_inst|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk line172-176输出125Mhz时钟，名为 clk_25M_0deg line178-182输出2.5Mhz时钟，名为 clk_2_5M_0deg line184-188输出50Mhz时钟，名为 mm_clk 我是先在sdc里输入 derive_pll_clocks 这条指令

Altera 的 Cyclone IV 器件 PLL 具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。 Altera 的 Quartus II 软件无需任何外部器件，就可以启用 Cyclone IV PLL 和相关功能。 下面演示如和调用 Altera 提供的 ALTPLL 核来产生 不同频率的时钟, 并把时钟输出到 FPGA 外部 IO 上： 1，建立工程（具体见上面一篇博客） 2， 然后打开 IP 生成向导，选择菜单 Tools->MegaWizard Plug-In Manager。 3， 在 IP 向导界面的第一页选择默认的 Create a new custom megafunction variaion, 再点击 Next。 4， 在 IP 向导界面的第二页的 IP 列表中选择 I/O 目录下的 ALTPLL， 然后在"What name doyou want for the output file?"栏中输入 IP 存放的目录及名称， 这里的 IP 名字我们取名为 pll。 5， 在 ALTPLL 配置的 Page3 界面里修改 PLL 的输入时钟为 50Mhz, 因为我们开发板上用的时钟为 50Mhz。 另外 PLL 的工作模式有四种，这里我们选择默认的 In normal mode。 6， Page3

altlvds的收发核有两种使用方式，但模型都是一样的，发送端给出发送时钟和数据，接收端接收随路时钟和数据； 方式一：内部PLL 发送核发出的是慢时钟，但该方式仿真只能到500Mbps； 使用该方式时，收、发核同源的话可以共享PLL； 使用此方式时接收端需要做数据拼接。 方式二：外部PLL 这样的好处是不占用PLL，对于一块上下行接口的板卡来说，需要加入2对tx、rx核； 随路时钟300M，数据速率600Mbps，实测稳定； 使用此方式时，需要采用同步字，根据输入的快时钟找出采样时钟。也就是需要接收端自己写逻辑进行Link，我实测上电后只要Link一次，就确定了快时钟和采样时钟的相位，以后无需再次Link。

xilinx FPGA普通IO作PLL时钟输入 在xilinx ZC7020的片子上做的实验; [结论] 普通IO不能直接作PLL的时钟输入,专用时钟管脚可以; 普通IO可以通过BUFG再连到PLL的时钟输入上,但要修改PLL的设置 input clk的选项中要选择"No Buffer"; 具体内部布局分配可以通过 Xilinx的FPGA Editor来查看, ZYNQ的时钟管理也和之前的片子略有不同,之后在另一篇介绍,相关文档 <ug472_7Series_Clocking.pdf> [Demo1] 1 // demo1 two bufg connect 2 3 module iobuf( 4 5 input clk, 6 7 input rst, 8 9 output led 10 11 ); 12 13 wire clkin_w; 14 15 BUFG BUFG_inst ( 16 17 .O(clkin_w), // Clock buffer output 18 19 .I(clk) // Clock buffer input 20 21 ); 22 23 pll0 u_pll0( 24 25 .CLK_IN1(clkin_w), // IN 26 27 .CLK_OUT1(clkout), // OUT 28 29 .RESET(rst)); // IN 30 31

转载至：https://www.cnblogs.com/zuilangsanshu/p/9888608.html FPGA芯片一般有好几组时钟引脚 CLK [0..N] [p，n]，我的理解是： 首先 ，时钟必须由外部晶振通过CLK引脚输入到FPGA的时钟网络，至于选用哪一组CLK，主要看FPGA哪个bank对时钟要求最为苛刻； 其次 ，一般用p端，n端由quartus置位三态； 再次 ，对于简单的系统，只有一组CLK输入作为系统主时钟，其他时钟引脚空置，或者作为某些高带载能力的时钟的输出口（是否可作为输出口，要看芯片手册）； 然后 ，复杂系统，可以有不同源的时钟分别从不同CLK引脚输入，只是猜想，没实践过，个人认为这样不好，因为FPGA的核心就是同步； 另外 ，不要把CLK引脚和全局时钟、区域时钟什么的混为一谈，一个是时钟输入引脚，一个是内部时钟走线； 最后 ，CLK引脚进去的走线肯定进过优化的（H型铜皮，专用的、直达每个触发器的布线资源），所以能做到小的抖动和偏斜，带载能力。 全局时钟 ：FPGA内部的专用全局时钟布线资源，具有直达每一个触发器的能力，且布线资源经过优化，时钟经过它传输后具有高扇出、最小的偏斜和抖动等。但也因为是全局布线相较于区域时钟，会有较大的插入延时（手册也这么说），而且资源较少（且用且珍惜）。 全局时钟网络：1）可由CLK引脚、内部PLL、高速串口

在 STM32 中，有五个时钟源，为 HSI 、 HSE 、 LSI 、 LSE 、 PLL 。 、 HSI 是高速内部时钟， RC 振荡器，频率为 8MHz 。 ②、 HSE 是高速外部时钟，可接石英 / 陶瓷谐振器，或者接外部时钟源，频率范围为 4MHz~16MHz 。 ③、 LSI 是低速内部时钟， RC 振荡器，频率为 40kHz 。 ④、 LSE 是低速外部时钟，接频率为 32.768kHz 的石英晶体。 ⑤、 PLL 为锁相环倍频输出，其时钟输入源可选择为 HSI/2 、 HSE 或者 HSE/2 。倍频可选择为 2~16 倍，但是其输出频率最大不得超过 72MHz 。 其中 40kHz 的 LSI 供独立看门狗 IWDG 使用，另外它还可以被选择为实时时钟 RTC 的时钟源。另外， 实时时钟 RTC 的时钟源还可以选择 LSE ，或者是 HSE 的 128 分频。 RTC 的时钟源通过 RTCSEL[1:0] 来选择。 STM32 中有一个全速功能的 USB 模块，其串行接口引擎需要一个频率为 48MHz 的时钟源。该时钟源只能从 PLL 输出端获取，可以选择为 1.5 分频或者 1 分频，也就是，当需要使用 USB 模块时， PLL 必须使能，并且时钟频率配置为 48MHz 或 72MHz 。 另外， STM32 还可以选择一个时钟信号输出到 MCO 脚 (PA8)

2019暑期联考第三场T3——slon 题目描述 $SLON$是一个调皮的学生，为了让他静下心来，老师给他出了一道数学题： 给定表达式$A$，$A$中含有变量$x$和$+,-,*,(,)$这些符号，括号成对出现，一个算术运算符均对应两个操作数，不能出现$(-5)$或者$(4+-5)$等，乘号不能省略，并且表达式$A$中$x$只能是一阶，即一阶表达式： 合理表达式 $$A=\left\{\begin{array}{c}5 + x∗(3 + 2)\\x + 3∗x + 4∗(5 + 3∗(2 + x−2∗x))\end{array}\right.$$ 不合理表达式 $$A=\left\{\begin{array}{c}5∗(3 + x∗(3 + x))\\x∗(x + x∗(1 + x))\end{array}\right..$$ 求$A(mod)M==P$时，最小的 $x$. 输入 第一行输入一个表达式$A，(1≤|A|≤100000)$。 第二行输入两个整数$P (0 ≤ P ≤ M −1)、M (1 ≤ M ≤ 1000000)$。 样例一 5+3+x 9 10 样例二 20+3+x 0 5 样例三 3*(x+(x+4)*5) 1 7 输出 输出最小的非负$x$。 样例一 1 样例二 2 样例三 3 题解 一道十分经典的字符串处理四则运算题。 可以作为处理四则运算的典例。 首先

专题7-ARM跑快了---时钟初始化 一．概念解析 1．时钟脉冲信号 时钟脉冲信号：按一定的电压幅度，一定的时间间隔连续发出的脉冲信号。时钟脉冲信号是时序逻辑的基础，它用于决定逻辑单元中的状态核实更新。数字芯片中众多的晶体管都工作在开关状态，他们的导通和管段动作无不适按照时钟信号的节奏进行的。 2．时钟频率 时钟脉冲频率：在单位时间（如1秒）内产生的时钟脉冲个数。 3．时钟源 时钟信号有两种产生的方式： 晶振和锁相环 PLL 晶振： （1）晶振全称晶体振荡器，是用石英晶体经精密切割磨削并且镀上电极焊上引线做成。这种晶体有一个很重要的特性，如果给他通电，他就会产生机械震荡，他们有一个很重要的特点，其震荡频率与他们的形状，材料，切割方向等密切相关。由于适应晶体化学性能非常稳定，热膨胀系数非常小，其震荡频率与非常稳定，由于控制几何尺寸可以做到很精密，因此，其谐振频率也很精确。 （2）晶体震荡器时钟的有点包括结构简单和噪声低，以及可以客户提供精确的定制频率等方面；但另一方面，它的缺点也比较明显，例如其频率仅由晶体决定，通常是特定晶体被制成客户所需的振荡器，导致生产成本高、交贷周期较长，不利于客户加快产品上市时间，而且难以获得非标准的频率。 锁相环PLL （1）PPL（锁相环）合成器是一种更为复杂的系统时钟源