pci

# # Automatically generated make config: don't edit # Linux kernel version: 2.6.32.41 # Tue Sep 6 09:42:18 2011 # CONFIG_64BIT=y # CONFIG_X86_32 is not set CONFIG_X86_64=y CONFIG_X86=y CONFIG_OUTPUT_FORMAT="elf64-x86-64" CONFIG_ARCH_DEFCONFIG="arch/x86/configs/x86_64_defconfig" CONFIG_GENERIC_TIME=y CONFIG_GENERIC_CMOS_UPDATE=y CONFIG_CLOCKSOURCE_WATCHDOG=y CONFIG_GENERIC_CLOCKEVENTS=y CONFIG_GENERIC_CLOCKEVENTS_BROADCAST=y CONFIG_LOCKDEP_SUPPORT=y CONFIG_STACKTRACE_SUPPORT=y CONFIG_HAVE_LATENCYTOP_SUPPORT=y CONFIG_MMU=y CONFIG_ZONE_DMA=y CONFIG_GENERIC_ISA_DMA=y CONFIG_GENERIC_IOMAP=y CONFIG

PCIe 6.0 v0.3版本草案已完稿：2021年转正、x16带宽飙至128GB/s https://www.cnbeta.com/articles/tech/899389.htm 硬件发展突飞猛进.. 由于周边支持仍很少，PCIe 4.0还算得上个稀罕物，然而，PCIe 5.0规范却已经敲定，PCIe 6.0的标准草案也推进到了v0.3版本。PCIe 6.0今年6月在美国开发者大会上首次宣布，日前，PCI-SIG组织透露，v0.3版本草案已经交付会员讨论，预计2021年前定稿正式版。 访问: 京东商城 PCIe 6.0的信号速率将进一步翻番到64GT/s，并且保持对此前所有版本的兼容。正在实现的两个关键改变包括PAM-4编码和具有提高带宽效率附加机制的低延迟前向纠错(FEC)。 另外，PCIe 6.0的有效带宽翻倍，一个x16插槽就能达到128GB/s。要知道，当前PCIe 3.0 x16不过16GB/s。 来源： https://www.cnblogs.com/jinanxiaolaohu/p/11682224.html

After going through some basics documents what I understood is, Base Address Register is Address space which can be accessed by PCIe IP. PCIe IP can either transmit data in Base Address Register or it can write received data on to it. Am I right? Or missing anything? Paebbels I think this is a very basic question and I would suggest to read: PCI Express Base 3.1 Specification (pcisig.com) or PCI Express Technology 3.0 (MindShare Press) book A Base Address Register (BAR) is used to: - specify how much memory a device wants to be mapped into main memory, and - after device enumeration, it holds

SYN4631型PCIe转串口授时卡 产品概述 SYN4631型PCIe转串口授时卡是西安同步电子科技有限公司研发生产的一款通过PCIe总线转换为串口为计算机、工控机等操作系统提供高精度授时的时钟卡。该授时 卡采用流水线自动化贴片生产，使用 FPGA+ARM框架设计，接收GPS/北斗/PTP/交直流IRIG-B码/CDMA/1PPS/10MHz等外部参考信号，输出各种时间频率信号，提高系统的时间精度和准确度，满足不同用户需求。 该时钟同步卡内置高精度守时时钟源，当外部参考无效时仍然可以提供高精度授时服务。并配套提供 Windows校时软件，完全实现高精度应用程序授时，具有兼容性强，接口丰富、精度高、稳定性好、功能强、无积累误差、不受地域气候等环境条件限制、性价比高、操作简单、免维护等特点。 产品功能 a) 支持 PCIE总线转串口 授时，时间精度优于 10ms； b) 内置高精度授时型 GPS/BD双模接收机； c) 外参考失锁后依靠内置高精度时钟守时； d) 支持即插即用（ Plug and Play）； e) 输出秒脉冲 (PPS)时标同步脉冲信号； f) Windows/Linux 32 位 /64 位 驱动； g) 提供 windows上位机校时软件，对计算机进行自动校时； h) 输出 NEMA0183中GPRMC语句，带经纬度定位信息。 产品特点 a) 高精密，全自动

I'm writing a device driver to access the memory in a FPGA on a PCIe card. The card boots and is probed/found :- /proc/iomem 80000000-840fffff : PCI Bus #03 80000000-83ffffff : 0000:03:00.0 84000000-840fffff : 0000:03:00.0 So reading ldd/etc I coded up a call to request_mem_region at the 80000000 , and requested a pointer to it via ioremap_nocache 1) Do I need to request_mem_region as well as a ioremap_nocache , cant I use just the latter? /proc/iomem After insmod my device driver :- 80000000-840fffff : PCI Bus #03 80000000-83ffffff : 0000:03:00.0 80000000-8003ffff : fp2 84000000-840fffff :

---恢复内容开始--- 最近用到了一次qemu-kvm 网卡透传的功能，在这里我要透传的是25G网卡，记录一下步骤： 1.修改BIOS setup，打开VT-d选项,VT-d是intel cpu支持硬件虚拟化的技术，通过它可以直接分配物理设备给客户机，是透传必需的设定。 2.在grub里添加intel_iommu=on选项，iommu即input/output memory management unit，IOMMU在虚拟化的支持主要两个方面，一个DMA Remapping, 另外一个是Interrupt Remapping 3.开机后找到网卡的pci address， 这里是18:00.0和18：00.1 4.验证下是否支持iommu [root@REDIS-Client ~]$dmesg |grep -i iommu|grep 18:00 [ 6.396220] pci 0000:18:00.0: Adding to iommu group 23 [ 6.396285] pci 0000:18:00.1: Adding to iommu group 24 或者 [root@REDIS-Client ~]$readlink /sys/bus/pci/devices/0000\:18\:00.0/iommu_group ../../../../kernel/iommu

PCIe 总线作为处理器系统的局部总线，其作用与 PCI 总线类似，主要目的是为了连接处理器系统中的外部设备，当然 PCIe 总线也可以连接其他处理器系统。在不同的处理器系统中， PCIe 体系结构的实现方法略有不同。但是在大多数处理器系统中，都使用了 RC 、 Switch 和 PCIe-to-PCI 桥这些基本模块连接 PCIe 和 PCI 设备。在 PCIe 总线中，基于 PCIe 总线的设备，也被称为 EP (Endpoint) 。 4.2.1 基于 PCIe 架构的处理器系统 在不同的处理器系统中， PCIe 体系结构的实现方式不尽相同。 PCIe 体系结构以 Intel 的 x86 处理器为蓝本实现，已被深深地烙下 x86 处理器的印记。在 PCIe 总线规范中，有许多内容是 x86 处理器独有的，也仅在 x86 处理器的 Chipset 中存在。在 PCIe 总线规范中，一些最新的功能也在 Intel 的 Chipset 中率先实现。本节将以一个虚拟的处理器系统 A 和 PowerPC 处理器为例简要介绍 RC 的实现，并简单归纳 RC 的通用实现机制。 1 处理器系统 A 在有些处理器系统中，没有直接提供 PCI 总线，此时需要使用 PCIe 桥，将 PCIe 链路转换为 PCI 总线之后，才能连接 PCI 设备。在 PCIe 体系结构中，也存在 PCI

1.1 PCI总线的组成结构 (2011-04-21 14:10:14) 转载 ▼ 标签： 杂谈 分类： 浅谈PCIe体系结构 如上文所述， PCI 总线作为处理器系统的局部总线，是处理器系统的一个组成部件，讲述 PCI 总线的组成结构不能离开处理器系统这个大环境。在一个处理器系统中，与 PCI 总线相关的模块如 图 1 ‑ 1 所示。 如 图 1 ‑ 1 所示在一个处理器系统中，与 PCI 总线相关的模块包括， HOST 主桥、 PCI 总线、 PCI 桥和 PCI 设备。 PCI 总线由 HOST 主桥和 PCI 桥推出， HOST 主桥与主存储器控制器在同一级总线上， PCI 设备可以方便地通过 HOST 主桥访问主存储器，即进行 DMA 操作。 值得注意的是， PCI 设备的 DMA 操作需要与处理器系统的 Cache 进行一致性操作，当 PCI 设备通过 HOST 主桥访问主存储器时， Cache 一致性模块将进行地址监听，并根据监听的结果改变 Cache 的状态。 在一些简单的处理器系统中，可能不含有 PCI 桥，此时所有 PCI 设备都是连接在 HOST 主桥推出的 PCI 总线上，此外在一些处理器系统中可能含有多个 HOST 主桥，如在 图 1 ‑ 1 所示的处理器系统中含有 HOST 主桥 x 和 HOST 主桥 Y 。 1.1.1 HOST 主桥 HOST

第1章 PCI总线的基本知识 (2011-04-21 13:23:35) 转载 ▼ 标签： 杂谈 分类： 浅谈PCIe体系结构 PCI 总线作为处理器系统的局部总线，主要目的是为了连接外部设备，而不是作为处理器的系统总线连接 Cache 和主存储器。但是 PCI 总线、系统总线和处理器体系结构之间依然存在着紧密的联系。 PCI 总线作为系统总线的延伸，其设计考虑了许多与处理器相关的内容，如处理器的 Cache 共享一致性和数据完整性，以及如何与处理器进行数据交换等一系列内容。其中 Cache 共享一致性和数据完整性是现代处理器局部总线的设计的重点和难点，也是本书将重点讲述的主题之一。 独立地研究 PCI 总线并不可取，因为 PCI 总线仅是处理器系统的一个组成部分。深入理解 PCI 总线需要了解一些与处理器体系结构相关的知识。这些知识是本书所侧重描述的，同时也是 PCI 总线规范所忽略的内容。脱离实际的处理器系统，不容易也不可能深入理解 PCI 总线规范。 对于今天的读者来说， PCI 总线提出的许多概念略显过时，也有许多不足之处。但是在当年， PCI 总线与之前的存在其他并行局部总线如 ISA 、 EISA 和 MCA 总线相比，具有许多突出的优点，是一个全新的设计。 (1) PCI 总线空间与处理器空间隔离 PCI 设备具有独立的地址空间，即 PCI 总线地址空间