复位电路

同步复位： 当时钟上升沿检测到复位信号，执行复位操作（有效的时钟沿是前提）。always @ ( posedge clk ); 优点： a、有利于仿真器的仿真； b、可以使所设计的系统成为 100% 的同步时序电路，有利于时序分析，而且可综合出较高的 Fmax； c、由于只在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的复位毛刺。 缺点： a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑诸如 clk skew 、组合逻辑路径延时 、复位延时等因素（所以复位信号有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度）； b、由于大多数的逻辑器件的目标库内的 DFF 都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会一方面额外增加FPGA内部的逻辑资源，另一方面也增加了相应的组合逻辑门时延。 异步复位： 它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。always @ ( posedge clk or negedge rst_n ); 优点： a、大多数目标器件库的 DFF 都有异步复位端口，那么该触发器的复位端口就不需要额外的组合逻辑，这样就可以节省资源； b、设计相对简单； c、异步复位信号识别方便（电路在任何情况下都能复位而不管是否有时钟出现）。 缺点： a

1、同步电路和异步电路的区别是什么？ 异步电路：主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间，待下面介绍。 同步电路：是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch修改。 异步电路: 电路核心逻辑有用组合电路实现 异步时序电路的最大缺点是容易产生毛刺。 不利于器件移植 不利于静态时序分析（STA）、验证设计时序性能。 同步时序电路: 电路核心逻辑是用各种触发器实现 电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的 同步时序电路可以很好的避免毛刺 利于器件移植 利于静态时序分析（STA）、验证设计时序性能。 复位 电路 有两个工作目的： 　　1、 仿真的时候使 电路 进入初始状态或者其它预知状态； 　　2、 对于综合实现的真实电路，通过复位使 电路

I.问题现象 采用AM3352方案的前置机在现场发现上电不启动，LED灯显示乱。如下图所示： 该样机序列号:TS04180704348。 II.问题分析 本次样机寄回后 ，上电工作正常，多次上下电复现故障后，发现存在以下现象：1、uboot 启动不正常。打印信息如下： U-Boot SPL 2013.01.01 (Aug 08 2018 - 10:05:53) musb-hdrc: ConfigData=0xde (UTMI-8, dyn FIFOs, bulk combine, bulk split, HB-ISO Rx, HB-ISO Tx, SoftConn) musb-hdrc: MHDRC RTL version 2.0 U-Boot SPL 2013.01.01 (Aug 08 2018 - 10:05:53) U-Boot SPL 2013.01.01 (Aug 08 2018 - 10:05:53) U-Boot SPL 2013.01.01 (Aug 08 2018 - 10:05:53) musb-hdrc: ConfigData=0xde (UTMI-8, dyn FIFOs, bulk combine, bulk split, HB-ISO Rx, HB-ISO Tx, SoftConn) musb-hdrc: MHDRC RTL version 2.0

Quartus II LPM使用指南 FIFO篇 BY WG http://www.cnblogs.com/wg2011/ 目录 说明 - 2 - 摘要 - 3 - 第一章 FIFO配置全攻略 - 4 - 1.1如何配置自己需要的FIFO - 4 - 1.2输入输出端口 - 5 - 1.3时序要求 - 8 - 1.4输出状态标记和潜伏期 - 8 - 1.5避免亚稳态 - 9 - 1.6同步复位及异步复位的影响 - 9 - 1.7不同的输入输出位宽 - 10 - 1.8约束设置 - 10 - 第二章 设计实例 - 11 - 2.1设计实例概要 - 11 - 2.2系统仿真分析 - 11 - 2.2.1写操作 - 11 - 2.2.2读操作 - 12 - 2.2.3当DCFIFO被写满时 - 13 - 2.2.4完成ROM至DCFIFO的数据传递 - 13 - 2.2.5完成DCFIFO至RAM的数据传递 - 14 - 附录 FIFO配置界面： - 15 - 1 - 15 - 2 - 16 - 3 - 17 - 4 - 18 - 5 - 19 - 6 - 19 - 参考文献 - 21 - 说明 本文档根据 ALTERA 《SCFIFO and DCFIFO Megafunctions》一问整理而来。 笔者使用Quartus II 的版本及PC机操作系统版本为11.1 sp2 WIN7

内容： 主要涵盖了设计者在设计模块或者知识产权（Intellectual Preoperty）时所要用到的一些建议。 同步设计（对ASIC时序控制最安全的方法）： 由单个主时钟和主置位/复位信号驱动设计中所有的时序器件。 一、避免使用行波计数器 含义：即使用触发器输出作为下一级触发器的时钟输入端 缺点： 由于第一个触发器的输出响应导致第二个触发器的时钟输入相对于时钟信号产生偏移（延迟）； 无法 在每个时钟边沿都激活 ：由于延迟问题，当时钟发生跳变时，第一个触发器的输出未发生变化，从而导致第二个触发器的时钟输入变化较时钟信号晚；在每个时钟边沿都激活？可能在某几个时钟边沿激活？考虑的是第二个触发器的激活？ 优点：能够减少电路的漏电流并降低电路的功耗，在低功耗设计中会取得很好的效果； 二、避免使用门控时钟 前端设计注意：含门控时钟的设计在仿真过程中可能工作正常，但是综合时会出现问题； 含义：在时钟线上使用门控单元，使用门控逻辑使能信号开关时钟； 优点：能够有效减少功耗，当时钟被门控电路关闭后，门控时钟在根部将时钟关闭，该时钟网络和其中的寄存器都会停止翻转，从而减少功耗； 同步设计中的功耗来源： 在每个时钟边沿变化的组合逻辑所产生的功耗（由触发器驱动这些逻辑组合）； 由触发器产生的功耗（及时在触发器的输入和内部状态不发生变化，该功耗仍存在）； 时钟树产生的功耗（通常占到总功耗的50%）；

注：转自 揽月阁 JTAG有10pin的、14pin的和20pin的，尽管引脚数和引脚的排列顺序不同，但是其中有一些引脚是一样的，各个引脚的定义如下。 一、引脚定义 Test Clock Input (TCK) -----强制要求1 TCK在IEEE1149.1标准里是强制要求的。TCK为TAP的操作提供了一个独立的、基本的时钟信号，TAP的所有操作都是通过这个时钟信号来驱动的。 Test Mode Selection Input (TMS) -----强制要求2 TMS信号在TCK的上升沿有效。TMS在IEEE1149.1标准里是强制要求的。TMS信号用来控制TAP状态机的转换。通过TMS信号，可以控制TAP在不同的状态间相互转换。 Test Data Input (TDI) -----强制要求3 TDI在IEEE1149.1标准里是强制要求的。TDI是数据输入的接口。所有要输入到特定寄存器的数据都是通过TDI接口一位一位串行输入的（由TCK驱动）。 Test Data Output (TDO) -----强制要求4 TDO在IEEE1149.1标准里是强制要求的。TDO是数据 输出 的接口。所有要从特定的寄存器中输出的数据都是通过TDO接口一位一位串行输出的（由TCK驱动）。 Test Reset Input (TRST) ---- 可选项1 这个信号接口在IEEE 1149

转载：https://blog.csdn.net/dongdongnihao_/article/details/79827076 在学习特权同学深入浅出玩转FPGA时，课本里面讲到，同步复位和异步复位都有其弊端。 异步复位的弊端： 异步复位中最严重的问题是，如果异步复位信号在触发器时钟有效沿 附近 “释放”（复位信号从有效变为无 效）的话，可能会导致触发器输出的亚稳态 。 这里不得不说的是触发器有两个特点： 1. 异步复位信号释放（对低电平有效的复位来说就是上跳沿）与紧跟其后的第一个时钟有效沿之间，有一个必须间隔的最小时间称为Trecovery（recovery　time，恢复时间）。 举例 ：如果异步复位释放后马上来了一个时钟有效边沿，触发器输出端的值将是不确定的，可能是高电平也可能是低电平，可能处于高低电平之间，也可能处于震荡状态，这就是亚稳态。如下图所示，Q为输出。 2. 时钟有效沿与紧跟其后的异步复位信号释放之间所必须的最小时间称为tremoval（removal　time消除时间）。小于这个时间，则触发器的输出端的值将是不确定的，可能是高电平，可能是低电平，可能处于高低电平之间，也可能处于震荡状态，并且在未知的时刻会固定到高电平或低电平。这种状态就称为亚稳态。 举例：如果时钟有效沿到来后，马上来了异步复位信号的上升沿（复位信号释放）触发器处于亚稳态。如下图所示。

1、后仿真中的无复位寄存器和存储 在IC设计中，处于减少功耗和面积的考虑会存在部分的无复位寄存器和存储单元，而在使用VCS进行后仿真时，无复位的寄存器和存储单元输出会是X态，因此会导致仿真异常，仿真结果不符合预期，因此在仿真时，需要对无复位的寄存器和存储单元进行初始化。 2、$deposit初始化无复位寄存器和存储 使用$deposit对无复位寄存器和存储进行初始化，是在0时刻，赋一个初始值。使用格式如下所示，在0时刻，对无复位寄存器的q端进行赋值，一般默认为0，无复位寄存器的q端在非0时刻会随着电路信号的变化而变化，使用$deposit赋值不会导致电路信号的变化，仅仅在初始化阶段赋值一个确定值。 initial begin $deposit (lif_u0__lif0_mac_u0__mac_tx_u0__tx_data_in_reg_1_.q，’b0); $deposit (lif_u0__lif0_mac_u0__mac_tx_u0__tx_data_in_reg_2_.q，’b0); $deposit (lif_u0__lif0_mac_u0__mac_tx_u0__tx_data_in_reg_3_.q，’b0); end 来源： CSDN 作者： IC小鸽 链接： https://blog.csdn.net/icxiaoge/article/details

前不久有朋友大概问了这么一个问题：博主，在复杂的环境下，干扰有点大，有必要外接一个复位IC吗？ 1 写在前面 我们都知道在复杂环境，比如一些工厂，特别是在有大型机电设备的环境下，我们的电源信号、通信信号都有可能受到干扰。 那么，在这种情况下，我们软件和硬件都有必要做一定预防处理。 除了需要外接复位IC，同时，为了系统能稳定长期的工作，我们可能还有必要添加看门狗。 本文就围绕复位IC、看门狗展开相关内容的讲解。 2 MCU电路为什么要使用复位芯片？ STM32都有一个最低工作电压（比如1.8V），当电源电压跌落到低于MCU所要求的最低值时，MCU工作可能发生混乱，造成程序跑飞，引起整机死机、误动作等现象。 使用复位IC的原理是通过确定的电压值（阈值）启动复位操作，同时排除瞬间干扰的影响，又有防止MCU在电源启动和关闭期间的误操作，保证数据安全。 3 看门狗设计和复位 STM32具有IWDG独立看门狗、WWDG窗口看门狗两种类型的看门狗。 独立看门狗由专用的低速时钟(LSI)驱动，即使主时钟发生故障它也仍然有效。而窗口看门狗由从APB1时钟分频后得到的时钟驱动，通过可配置的时间窗口来检测应用程序非正常的过迟或过早的操作。 看门狗复位就是超过一定时间没有喂狗，看门狗就会发出一个复位信号。 4 看门狗和复位IC同时存在的注意事项 之前有工程师遇到一个问题：STM32外接了复位IC

本文转载连接： https://blog.csdn.net/wasser000/article/details/91843085 第二章 TMS320F28335 硬件结构 1 TMS320F28335 硬件概述 Tms320f28335主要有8个部分组成，由32位的cpu内核、集成内存、总线、DMA、DMA总线、中断管理、控制率加速器、外设总线、外设等部分。 总线为哈佛结构，cpu可在一个时钟周期完成对数据存储器与程序存储器的访问。 DMA总线，可以使特定模块直接与内存交换数据，不过cpu。 2 cpu架构 2.1 内核 F28335属于C28x+FPU（Floating Point Unit，浮点运算单元）的C28x 系列增强型DSP 控制器（Digital Signal Controllers，DSC），包括一个32位定点cpu一个32位浮点运算单元。 浮点数格式遵循ieee-754标准。（IEEE 754规定了四种表示浮点数值的方式：单精确度（32位）、双精确度（64位）、延伸单精确度（43比特以上，很少使用）与延伸双精确度（79比特以上，通常以80位实现）。只有32位模式有强制要求，其他都是选择性的。） 2.2 乘法器 F28335内嵌一个16×16位和32×32位的乘法器及乘累加核(MAC)，可以在一个指令周期完成32×32位乘法进行累加运算。 2.3 移位器