xilinx

Memory regions not displayed in 'lspci -vv' while using 'AXI bridge for PCI express Gen3.0 subsystem'

由 你说的曾经没有我的故事 提交于 2020-01-01 19:32:00
问题 We are developing a system with a custom processor, Microblaze and some peripherals in VC709 FPGA using Xilinx Vivado. We are using two 'PCIe : BARs' in 'AXI Bridge for PCI express'. Initially the command 'lspci -vv' used to show memory regions in the Ubuntu teminal. $ lspci -vv 0a:00.0 Memory controller: Xilinx Corporation Device 7038 | 0a:00.0 Memory controller: Xilinx Corporation Device 7018 Subsystem: Xilinx Corporation Device 0007 | Subsystem: Xilinx Corporation Device 0008 Physical Slot

Memory regions not displayed in 'lspci -vv' while using 'AXI bridge for PCI express Gen3.0 subsystem'

由 大憨熊 提交于 2020-01-01 19:31:13
问题 We are developing a system with a custom processor, Microblaze and some peripherals in VC709 FPGA using Xilinx Vivado. We are using two 'PCIe : BARs' in 'AXI Bridge for PCI express'. Initially the command 'lspci -vv' used to show memory regions in the Ubuntu teminal. $ lspci -vv 0a:00.0 Memory controller: Xilinx Corporation Device 7038 | 0a:00.0 Memory controller: Xilinx Corporation Device 7018 Subsystem: Xilinx Corporation Device 0007 | Subsystem: Xilinx Corporation Device 0008 Physical Slot

VHDL microprocessor/microcontroller

由 孤人 提交于 2020-01-01 00:52:34
问题 I'm learning to code on Xilinx (VHDL). Next, I want to make a simple microprocessor/microcontroller and on the way learn a little about slice components. So my goal is try to code an 8 bits microprocessor using an AMD 2901 (4 bits-slice). (I already have the code of the 2901 and all its information about its input and output signals.) I know the first step would be make the architecture of the microprocessor so I ended up with something like this (I understand that the bandwidth of the bus

创龙基于Xilinx Artix-7系列FPGA处理器的拨码开关、PCIe接口

由 跟風遠走 提交于 2019-12-30 15:26:17
【推荐】2019 Java 开发者跳槽指南.pdf(吐血整理) >>> TLA7-EVM开发板是一款由广州创龙基于Xilinx Artix-7系列FPGA自主研发的核心板+底板方式的开发板，可快速评估FPGA性能。核心板尺寸仅70mm*50mm，底板采用沉金无铅工艺的6层板设计，专业的PCB Layout保证信号完整性的同时，经过严格的质量控制，满足工业环境应用。 SOM-TLA7核心板引出 FPGA 全部资源信号引脚，二次开发极其容易，客户只需要专注上层应用，大大降低了开发难度和时间成本，让产品快速上市，及时抢占市场先机。不仅提供丰富的Demo程序，还提供详细的开发教程，全面的技术支持，协助客户进行底板设计、调试以及软件开发。 拨码 开关 SW5设有 2 位 拨码 开关，开关 向ON的方向拨为1，反之为0 ， 硬件及引脚定义如下图： PCIe接口 开发板引出 了PCle Gen2接口 2 通道，单通道通信速率5GBaud，硬件及引脚定义如下图： 来源： oschina 链接： https://my.oschina.net/u/4169033/blog/3150900

创龙基于Xilinx Kintex-7系列高性价比FPGA开发板PMOD接口、HDMI

由 ∥☆過路亽．° 提交于 2019-12-30 12:26:08
TLK7-EVM是一款由广州创龙基于Xilinx Kintex-7系列FPGA自主研发的核心板+底板方式的开发板，可快速评估FPGA性能。核心板尺寸仅80mm*58mm，底板采用沉金无铅工艺的6层板设计，专业的PCB Layout保证信号完整性的同时，经过严格的质量控制，满足工业环境应用。 SOM-TLK7核心板引出FPGA丰富的资源信号引脚，二次开发极其容易，客户只需要专注上层应用，大大降低了开发难度和时间成本，让产品快速上市，及时抢占市场先机。 不仅提供丰富的Demo程序，还提供详细的开发教程，全面的技术支持，协助客户进行底板设计、调试以及软件开发。 PMOD接口 开发板引出1个PMOD接口(CON10)。硬件及引脚定义如下图： HDMI CON2和CON3为HDMI接口，每路最高支持输入/输出1080P60。硬件及引脚定义如下图： 来源： CSDN 作者： Tronlong_ 链接： https://blog.csdn.net/Tronlong_/article/details/103763651

创龙基于Xilinx Kintex-7系列高性价比FPGA开发板PMOD接口、HDMI

由 会有一股神秘感。 提交于 2019-12-30 11:51:45
【推荐】2019 Java 开发者跳槽指南.pdf(吐血整理) >>> TL K 7-EVM是一款由广州创龙基于Xilinx Kintex-7系列FPG A 自主研发的 核心板+ 底板方式的开发板 ， 可快速评估FPGA性能 。核心板尺寸仅 8 0mm*5 8 mm，底板采用沉金无铅工艺的6层板设计，专业的PCB Layout保证信号完整性的同时，经过严格的质量控制，满足工业环境应用。 SOM-TL K 7核心板引出FPGA丰富的资源信号引脚，二次开发极其容易，客户只需要专注上层应用，大大降低了开发难度和时间成本，让产品快速上市，及时抢占市场先机。 不仅提供丰富的Demo程序，还提供详细的开发教程，全面的技术支持，协助客户进行底板设计、调试以及软件开发。 PMOD接口 开发板引出 1个 PMOD 接口( CON10 )。硬件 及引脚定义如下图： HDMI CON 2和 CON3为HDMI接口，每路最高支持输入/ 输出 1080 P60 。硬件 及引脚定义如下图： 来源： oschina 链接： https://my.oschina.net/u/4169033/blog/3150677

2019.12.29 xilinx SDK交叉编译工具 编译nest 运行在PYNQ板卡

由 落爺英雄遲暮 提交于 2019-12-29 14:44:35
2019.12.29xilinx SDK交叉编译工具 编译nest 运行在PYNQ板卡 –如有错误之处，请不吝赐教！ 准备工作 nest-simulation-2.16.0 xilinx vivado SDK 2018.2 （ubuntu环境） NEST Cmake指定xilinx SDK中交叉编译器 cmake -DCMAKE_INSTALL_PREFIX:PATH=/home/likang/nest-16.0 ./ -DCMAKE_C_COMPILER=/opt/Xilinx/SDK/2018.2/gnu/aarch32/lin/gcc-arm-linux-gnueabi/bin/arm-linux-gnueabihf-gcc -DCMAKE_CXX_COMPILER=/opt/Xilinx/SDK/2018.2/gnu/aarch32/lin/gcc-arm-linux-gnueabi/bin/arm-linux-gnueabihf-g++ *gsl readline ltdl等库可直接用交叉编译，目前还没有测试。 cmake 后的configure 将编译后的NEST安装文件考到PYNQ板卡 *修改 nest/bin/nest_vars.sh 文件，指定nest安装路径。 并将 source /home/xilinx/nest-16.0/bin/nest_vars.sh

创龙Xilinx Artix-7系列FPGA开发板的拨码开关、拓展IO

由 心已入冬 提交于 2019-12-27 17:48:12
【推荐】2019 Java 开发者跳槽指南.pdf(吐血整理) >>> TLA7-EasyEVM开发板是一款由广州创龙基于Xilinx Artix-7系列FPGA自主研发的核心板+底板方式的开发板，可快速评估FPGA性能。核心板尺寸仅70mm x 50mm，采用沉金无铅工艺的1 0 层板设计，专业的PCB Layout保证信号完整性的同时，经过严格的质量控制，满足工业环境应用。 SOM-TLA7核心板引出CPU全部资源信号引脚，二次开发极其容易，客户只需要专注上层应用，大大降低了开发难度和时间成本，让产品快速上市，及时抢占市场先机。不仅提供丰富的Demo程序，还提供详细的开发教程，全面的技术支持，协助客户进行底板设计、调试以及软件开发。 拨码 开关 SW 1 设有 2 位启动选择开关，如下图方向放置， 开关向 ON 的方向拨为 1 ，反之为0， 硬件及引脚定义如下图 ： 拓展IO 开发板上引出2个48pin 欧式连接器 (CON10 ) 和(CON11 ) ，引出GPIO等 拓展信号 ；1个50pin牛角座连接器(J 1) 引出G PIO 等拓展信号 ， 硬件及引脚定义如下图 ： 来源： oschina 链接： https://my.oschina.net/u/4169033/blog/3148284

How to use the Xilinx Division IP Core

由 回眸只為那壹抹淺笑 提交于 2019-12-25 18:32:42
问题 I am writing code in VHDL to be synthesised onto a XilinX FPGA. I typically use GHDL to simulate my testbenches. I need to make use of the XilinX division core in order to divide by a variable however I am not sure how to do this as there appear to be no examples in the XilinX documentation. Do I have to use the XilinX software to generate the VHDL component for the divider? Or does XilinX implicitly understand that divider means using the IP core? If my 2nd statement is true how would I go

Weird VHDL Behavior

由 独自空忆成欢 提交于 2019-12-25 07:30:47
问题 In the following VHDL code when i use logical or the code stops working the HD44780LCD crashes but when i remove the logical or and remove one of the holders the code starts to work again. I'm using Xilinx Spartan 3E starter board. In other words when I replace the SendCommand <= Holder(0); with SendCommand <= Holder(0) or Holder(1); The program acts weird and crashes. Here is the code: library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.STD_LOGIC_ARITH.all; use IEEE.STD_LOGIC_UNSIGNED.all;
订阅 xilinx