时钟信号

同步复位设计 　　同步复位信号只有在时钟的有效沿到来时才能复位； 　　注意：复位是一个大的 扇出，应尽可能减小其到达本地逻辑前穿过的逻辑数量。 　　 　　 　　 　　 　　使用同步复位的优缺点： 　　　　优点：1.复位一般保证电路 100%同步 ； 　　　　　　　2.同步复位保证复位只发生在有效时钟沿，时钟可以作为 过滤掉复位毛刺 的手段（抗干扰性好）； 　　　　　　　3.在设计中， 复位由一组内部条件产生 时用同步复位比较好，这样可以将时钟之间的复位毛刺过滤掉。 　　　　缺点：1.在 多时钟 设计中，同步复位可能需要一个 脉冲展宽 ，使时钟复位信号能出现在时钟有效沿处； 　　　　　　　2.当复位信号 撤销时间 在建立时间和保持时间内时，也会产生亚稳态。 异步复位设计： 　　异步复位与时钟无关，触发器一般有复位端 　　 　　 　　异步复位设计的优缺点： 　　　　优点：1.触发器本身带有复位端， 电路相对简单 ，保证数据路径上相对干净； 　　　　　　 2.电路不管有没有时钟都能复位，（ 复位与时钟无关 ）。 　　　　缺点：1.复位抗 干扰性差 ，对噪声毛刺敏感； 　　　　　　　2.如果异步复位在触发器时钟有效沿附近释放，触发器就会进入 亚稳态 。 异步复位同步释放设计： 　　确保正确移除复位而设计： 　　 　　将复位信号与时钟脉冲同步需要两个触发器

MII即媒体独立接口，也叫介质无关接口。 它是IEEE-802.3定义的以太网行业标准。它包括一个数据接口，以及一个MAC和PHY之间的管理接口(图1)。数据接口包括分别用于发送器和接收器的两条独立信道。每条信道都有自己的数据、时钟和控制信号。MII数据接口总共需16个信号。管理接口是个双信号接口：一个是时钟信号，另一个是数据信号。通过管理接口，上层能监视和控制PHY。 MII标准接口 用于连快Fast Ethernet MAC-block与PHY。“介质无关”表明在不对MAC硬件重新设计或替换的情况下，任何类型的PHY设备都可以正常工作。在其他速率下工作的与 MII等效的接口有：AUI（10M　以太网）、GMII（Gigabit　以太网）和XAUI（10-Gigabit　以太网）。 MII总线 在IEEE802.3中规定的MII总线是一种用于将不同类型的PHY与相同网络控制器（MAC）相连接的通用总线。网络控制器可以用同样的硬件接口与任何PHY GMII (Gigabit MII) GMII是8bit并行同步收发接口，采用8位接口数据，工作时钟125MHz，因此传输速率可达1000Mbps。同时兼容MII所规定的10/100 Mbps工作方式。 GMII接口数据结构符合IEEE以太网标准。该接口定义见IEEE 802.3-2000。 发送器： ◇ GTXCLK――吉比特TX.

转载地址： https://blog.csdn.net/qq_20128363/article/details/82905959 1.PHY芯片简介 PHY芯片在OSI协议栈中属于最底层的物理层，与其它层的关系图如下： 从硬件上来说，一般PHY芯片为模数混合电路，负责接收电、光这类模拟信号，经过解调和A/D转换后通过MII接口将信号交给MAC芯片进行处理。一般MAC芯片为纯数字电路。 物理层定义了数据传送与接收所需要的电与光信号、线路状态、时钟基准、数据编码和电路等，并向数据链路层设备提供标准接口。物理层的芯片称之为PHY。数据链路层则提供寻址机构、数据帧的构建、数据差错检查、传送控制、向网络层提供标准的数据接口等功能。以太网卡中数据链路层的芯片称之为MAC控制器。很多网卡的这两个部分是做到一起的。他们之间的关系是pci总线接mac总线，mac接phy，phy接网线（当然也不是直接接上的，还有一个变压装置）。 由此可见，MAC 和PHY，一个是数据链路层，一个是物理层；两者通过MII传送数据。 Marvell 88E1145PHY芯片的初始化配置 [千兆以太网TCP协议的FPGA实现] ( https://blog.csdn.net/lzx6901152/article/details/70281070 ) Ethernet的接口实质是MAC通过MII总线控制PHY的过程。

一、SPI I2C UART通信速率比较： SPI > I2C > UART 1、同步通信>异步通信; 2、同步通信时必须有一根时钟线连接传输的两端; 3、都是串行通信方式，并行通信用于内部存储间的通信，如flash; 4、适合传输的距离和通信速率成反比关系； 3-SPI:两条合一的数据线、1时钟线、1CS(设备片选线) SPI:2数据线、1时钟线、1CS(设备片选线）/串行 同步 通信全双工 I2C:1数据线、1时钟线/串行 同步 通信半双工 传输距离比UART短 UART:2数据线、 1地线/串行 异步 通信全双工 传输距离比I2C长些 （I2C接口是“器件间”接口，是在一块板子之内传输数据) （UART是 “设备间”接口，更多的是用于两台设备之间传输数据） 二、串行和并行、同步和异步的区别： 串行通信：利用一条数据线将数据一位一位的顺序传送，特点是通信线路简单，成本低，适合于长距离传送 并行通信：利用多条数据线将数据的各位同时传送，特点是传输速度快，适合于短距离传送 异步：在一个字符的传输时间范围内保持同步即可 同步：在数据传输过程中，需要一根时钟线同步，IIC总线，SPI总线 三、I2C接口与串行接口的区别： I2C 两线式串行总线 UART 通用串行异步收发器串口，UART是串行异步通信接口，它包括RS232、RS499、RS423、RS422和RS485等接口规范和

/*------------ 以下是 FPGA 与微控制器通信 SPI 模块的编程思路 - 分析 ---------------------------------------------- ----------------- 本文严禁抄袭和用于各种商业用途，违者必究 ------------------------------------------------------------------ --------------- 作者：熊楚华 ------------------------------------------------------------------------------------------------------------------ ---------------------- 修改日期： 2017/12/14----------------------------------------------------------------------------------------------- */ 模块结构框图 Spi_scl 是 SPI 通信时钟，由主机自行产生，跟一般意义的时钟不一样，上升沿 32 发数据，下降沿 32 接收数据 主要由 SPI 信号缓存模块， SPI 时钟边沿检测，命令接收 + 数据接收，发送几部分构成： Spi

1. 计算机每执行一条指令的过程，可以分解成这样几个步骤。 (1) Fetch （取得指令） ，也就是从PC寄存器里找到对应的指令地址，根据指令地址从内存里把具体的指令，加载到指令寄存器中，然后把PC寄存器自增，在未来执行下一条指令。 (2) Decode （指令译码） ，也就是根据指令寄存器里面的指令，解析成要进行什么样的操作，是MIPS指令集的R、I、J中哪一种指令，具体要操作哪些寄存器、数据或者内存地址。 (3) Execute （执行指令） ，也就是实际运行对应的 R、I、J 这些特定的指令，进行算术逻辑操作、数据传输或者直接的地址跳转。 (4)重复进行(1)～(3)的步骤。 这其实就是一个永不停歇的“Fetch - Decode - Execute”的循环，这个循环称之为 指令周期 （Instruction Cycle）。 在取指令的阶段，指令是放在 存储器 里的，实际上， 通过 PC 寄存器和指令寄存器取出指令的过程，是由控制器（Control Unit ）操作的。指令的解码过程，也由控制器进行 。到了执行指令阶段，无论是进行算术操作、逻辑操作的R型指令，还是进行数据传输、条件分支的I型指令，都是由 算术逻辑单元 （ALU）操作的，也就是由 运算器 处理的。不过，如果是一个简单的无条件地址跳转，那么我们可以直接在 控制器 里面完成，不需要用到运算器，如下所示：

转载至：https://www.cnblogs.com/zuilangsanshu/p/9888608.html FPGA芯片一般有好几组时钟引脚 CLK [0..N] [p，n]，我的理解是： 首先 ，时钟必须由外部晶振通过CLK引脚输入到FPGA的时钟网络，至于选用哪一组CLK，主要看FPGA哪个bank对时钟要求最为苛刻； 其次 ，一般用p端，n端由quartus置位三态； 再次 ，对于简单的系统，只有一组CLK输入作为系统主时钟，其他时钟引脚空置，或者作为某些高带载能力的时钟的输出口（是否可作为输出口，要看芯片手册）； 然后 ，复杂系统，可以有不同源的时钟分别从不同CLK引脚输入，只是猜想，没实践过，个人认为这样不好，因为FPGA的核心就是同步； 另外 ，不要把CLK引脚和全局时钟、区域时钟什么的混为一谈，一个是时钟输入引脚，一个是内部时钟走线； 最后 ，CLK引脚进去的走线肯定进过优化的（H型铜皮，专用的、直达每个触发器的布线资源），所以能做到小的抖动和偏斜，带载能力。 全局时钟 ：FPGA内部的专用全局时钟布线资源，具有直达每一个触发器的能力，且布线资源经过优化，时钟经过它传输后具有高扇出、最小的偏斜和抖动等。但也因为是全局布线相较于区域时钟，会有较大的插入延时（手册也这么说），而且资源较少（且用且珍惜）。 全局时钟网络：1）可由CLK引脚、内部PLL、高速串口

3.1概述 MZ7035开发板具有的2路SFP接口，可实现千兆光纤以太网通信。使用开发板中实现千兆网UDP传输的基本逻辑框架如下图所示。FPGA程序基于米联的新版UDP IP协议栈以及Xilinx的IP核Tri Mode Ethernet MAC和1G/2.5G Ethernet PCS/PMA or SGMII而实现。 本文档对应2个例程，分别为udp_ip_1g_sfp和udp_ip_1g_sfp_4ch，分别实现单路和4路千兆UDP光纤传输（MZ7035FA只有两路SFP，MZ7035FB(D)有四路SFP）。例程基于vivado 2017.4开发。 3.2 SFP接口 开发板上有4个SFP屏蔽笼。SFP屏蔽笼可以插入千兆。SFP信号定义如下图所示。 3.3 IP设置 3.3.1 Tri Mode Ethernet MAC设置 由于使用千兆通讯，因此将速率设为1Gbps。如下图所示。 首先，由于该IP需要与IP核1G/2.5G Ethernet PCS/PMA or SGMII之间通过GMII接口连接，此时不需要在IP核内部为GMII接口添加I/O BUF。因此，需要将PHY Interface设为 Internal 。 其次，由于1G/2.5G Ethernet PCS/PMA or SGMII使用1G光通讯时采用了1000BASEX标准，速率固定为1G。所以，需要将Tri

1 module RGB_init( 2 //系统信号输入（时钟+复位） 3 input cmos_clk_i, //模块控制时钟 4 input rst_n_i, //系统复位信号 5 //OV5640输出信号(从5640输入到FPGA) 6 input cmos_pclk_i, //摄像头时钟 7 input cmos_href_i, //帧输出行同步信号 8 input cmos_vsync_i, //场同步信号 9 input [7:0] cmos_data_i, //像素数据 10 //模块的输出信号 11 output clk_ce, //摄像头帧数据输出/捕获使能信号（12Mhz），该信号的理解是最难的 12 output de_o, //数据有效信号 13 output [23:0] rgb_o, //输出的24bit像素数据 14 output vs_o, //输出的场同步信号 15 output hs_o, //输出的行同步信号 16 //输出道5640模块的像素时钟 17 output cmos_xclk 18 ); 19 20 //为了保持系统稳定，需要丢弃前期一部分帧图像，此处选择丢弃15个，自行选择，也有10个的 21 parameter[3:0]CMOS_FRAME_WAITCNT=15; 22 23 assign cmos_xclk=cmos_clk

在 STM32 中，有五个时钟源，为 HSI 、 HSE 、 LSI 、 LSE 、 PLL 。 、 HSI 是高速内部时钟， RC 振荡器，频率为 8MHz 。 ②、 HSE 是高速外部时钟，可接石英 / 陶瓷谐振器，或者接外部时钟源，频率范围为 4MHz~16MHz 。 ③、 LSI 是低速内部时钟， RC 振荡器，频率为 40kHz 。 ④、 LSE 是低速外部时钟，接频率为 32.768kHz 的石英晶体。 ⑤、 PLL 为锁相环倍频输出，其时钟输入源可选择为 HSI/2 、 HSE 或者 HSE/2 。倍频可选择为 2~16 倍，但是其输出频率最大不得超过 72MHz 。 其中 40kHz 的 LSI 供独立看门狗 IWDG 使用，另外它还可以被选择为实时时钟 RTC 的时钟源。另外， 实时时钟 RTC 的时钟源还可以选择 LSE ，或者是 HSE 的 128 分频。 RTC 的时钟源通过 RTCSEL[1:0] 来选择。 STM32 中有一个全速功能的 USB 模块，其串行接口引擎需要一个频率为 48MHz 的时钟源。该时钟源只能从 PLL 输出端获取，可以选择为 1.5 分频或者 1 分频，也就是，当需要使用 USB 模块时， PLL 必须使能，并且时钟频率配置为 48MHz 或 72MHz 。 另外， STM32 还可以选择一个时钟信号输出到 MCO 脚 (PA8)