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Synopsys EDA工具2018-2010大全 拥有Synopsys权限，可以提供2018-2010所有安装软件（Win&Linux）及License，交流联系 来源： CSDN 作者： Loong_Wei 链接： https://blog.csdn.net/Loong_Wei/article/details/104172053

　　EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的 最新成果，进行电子产品的自动设计。利用EDA工具，可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。 　　 　　EDA常用软件 　　EDA工具层出不穷，目前进入我国并具有广泛影响的EDA软件有：protel、MentorPADS、OrCAD、Mentor WG、Mentor EN、allegro、EWB、PSPICE、 Synopsys等等。按主要功能或主要应用场合，大致可分为电路设 计与仿真工具、PCB设计软件、IC设计软件、PLD设计工具及其它EDA软件。 　　电子电路设计与仿真工具 　　电子电路设计与仿真工具包括： 　　SPICE/PSPICE、EWB、Matlab、SystemView、Multisim、MMICAD等。下面简单介绍前三个软件。 　　1)SPICE：由美国加州大学推出的电路分析仿真软件，现在用得较多的是PSPICE6.2，在同类产品中是功能最为强大的模拟和数字电路混合仿真 EDA软件，它可以进行各种各样的电路仿真、激励建立、温度与噪声分析、模拟控制、波形输出、数据输出、并在同一窗口内同时显示模拟与数字的仿真结果。无 论对哪种器件哪些电路进行仿真，都可以得到精确的仿真结果

#****************************************************************************** # File : syn_example.tcl # Author : Lyu Yang # Date : 2018-12-09 # Description : Design Compiler #****************************************************************************** sh mkdir -p work set cache_write work set cache_read work define_design_lib WORK -path work # Library Setup set search_path {. /smic180/digital/sc/synopsys} set symbol_library {smic18.sdb} set target_library {slow.db} set link_library {* slow.db} # SVF For Formality set_svf -off # Elaborate Design set DESIGN "design_top" analyze -format

Synopsys PCIE VIP 的reset是高有效，在case中给VIP设置的参数在reset为低之后才会生效。 来源：博客园 作者： lybinger 链接：https://www.cnblogs.com/lybinger/p/11586101.html

Synopsys PCIE VIP 的reset是高有效，在case中给VIP设置的参数在reset为低之后才会生效。 来源： https://www.cnblogs.com/lybinger/p/11586101.html

http://hi.baidu.com/hieda/blog/item/627e9fdd2526e0ec76c638e3.html Synopsys工具简介 〓 LEDA 　　LEDA?是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查，加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力 〓 VCSTM 　　VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。 〓 SciroccoTM 　　Scirocco是迄今为止性能最好的VHDL模拟器，并且是市场上唯一为SoC验证度身定制的模拟工具

http://hi.baidu.com/hieda/blog/item/e86f38a7fb0bb896d14358e3.html 一些IC前端设计工具 　（1）代码输入： 语言输入： Summit VisualHDL Summit Renior Mentor 图形输入： composer Candence Viewlogic Viewdraw （2）电路仿真：数字电路仿真 Verilog： VCS Synopsys Verilog—XL Candence modle-sim Mentor Vhdl： VSS Synopsys NC—vhdl Candence modle-sim Mentor 模拟电路仿真 Hsipce Synopsys Spectre Simulator ，Pspice Cadence SmartSpice Silvaco （3）逻辑综合： DC Expert Synopsys BuilderGates Cadence Blaster RTL Magama Synplify PRO Synplify 转载于:https://www.cnblogs.com/asic/archive/2011/05/22/2053414.html 来源： https://blog.csdn.net/weixin_30448685/article/details/99922519

http://bbs.fudan.edu.cn/bbs/tcon?bid=142&f=40 1 Functional verification Cadence NC-Verilog NC-VHDL Verilog XL Synopsys VCS VERA Developers Kit LEDA Checker Scirocco Simulator Aldec Active HDL 2 Synthesis Cadence Ambit logic synthesis Synopsys DC Ultra HDL Compiler Verilog VHDL Compiler Design Ware 3 Design Planning & APR Cadence Silicon Ensemble-Ultra DSM Place-and-Route & Physical design planner Clock tree generation option Synopsys Apollo-VDSM Place & Route Apollo, Advanced Clock Management Apollo, Adv Timing Driven Op. 4 Mixed Signal & Analog Verification Cadence Artist Analog Simulation

http://www.cnblogs.com/lunix/archive/2010/12/31/rtl_coding_styles_that_yield_simulation_and_synthesis_mismatches.html 1.0 简介 ASIC 或者 FPGA 设计就是把一个想法或者概念转换成物理实现的过程。这篇文章讨论了 HDL 编码风格所造成的 RTLGate-level 仿真的不一致的几种情况。 它的一个基本的判定规则是，符合以下两种情况的编码风格是坏的编码风格。 提供给 HDL 仿真器的关于设计的信息不能传送给综合工具 综合开关提供给综合工具的信息在仿真器中不可得 如果上犯了上两条禁忌，就会造成综合前的 RTL 仿真和综合后的门级仿真不匹配的问题。这些问题很难发现，因为由于门的数量的增多，完备测试是不可能的，而且如果不注意会最终导致 ASIC 生产的失败。 解决方法就是了解什么样的编码风格或者综合选项会导致 RTL 到门级的仿真不一致，并避免这些问题。 2.0 敏感列表 当一个 always 块中并不包含 Verilog 的关键字 posedge 或者 negedge 的时候综合工具会把它综合成组合或者锁存器逻辑。对于一个组合逻辑 always 块，逻辑直接从块中的等式中推导出， * 而与敏感列表没有关系 * 。综合工具读取敏感列表，并把它与 always

http://shiori.blog.edu.cn/2006/22601.html IC 设计行业的朋友们推荐优秀的书籍和相关资料，这些资料可以为你的学习和设计能力更上一层楼，提供了捷径！！ 经典书籍收藏： No.1 Writing Testbenches, Functional Verification of HDL Models by Janick Bergeron 本书主要以 HDL （ verilog/vhdl ）为例，详细讲述了在 IC DESIGN FLOW 中Verification 以及 Test 的设计思想、方法和技巧，涵概了测试的各个方面，是目前进行 IC 设计的同仁们最为推荐的一本宝典！！ 作者的个人网页有详细的介绍： http://www.janick.bergeron.com/wtb/toc.html No.2 Priciples of Verifiable RTL Design, 2nd Ed. by Lionel Bening & Harry Foster 比较早的介绍有关 RTL Validation 设计的宝典书籍，是原来 HP 的一位大牛撰写的！！你可以到作者的网站看看，有相关的本书的设计范例以及 script 下载！如果想使 RTL 设计非常的完美，保证你的后端设计一次成功的，这本书是不可缺少的。 http://home.comcast.net