Logical & in Verilog

前端 未结 0 1887
太阳男子
太阳男子 2020-12-12 21:58

Consider the following assignment

A1 = (b[3:0] ==c[3:0] & d[3:0]==e[3:0]) ? 1\'b1 : 1\'b0 ;

A2 = (b[3:0] ==c[3:0] && d[3:0]==e[3:0]) ? 1\'b1 : 1\'b

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