xilinx

why I get error in VHDL for this? Also, sometimes: cannot do process as a process failed previously? Many thanks. For the process failing part, it seems that Xilinx tool writers may have an issue try restarting them and if needed, your machine as well. Purohit Gaurav Permanent solution 1: on win 10 Find the " installation directory \ Xilinx \ 14.x \ ISE_DS \ ISE \ gnu \ MinGW \ 5.0.0 \ nt \ libexec \ gcc \ mingw32 \ 3.4.2 \ collect2.exe " and delete it and re-run the emulator, the problem resolved! ! Just delete this or cut and paste somewhere as else, now re-run the code or test bench it will

MPSoC 为PL提供了96个GPIO，通过EMIO管脚链接到PL。 普通PL设计，一般只会用到几个GPIO管脚。可以使用Vivado IPI中的Slice IP， 从其中分出指定数量的管脚。 Slice配置界面 上图中，输入宽度是95，因为pl_reset占用率一个管脚。slice从输入中提取emio的[7:5]三位，作为输出。 Xilinx Linux 中缺省使能了GPIO驱动。对于MPSoC，检查目录/sys/class/gpio，可以看到设备gpiochip338。 # ls -l /sys/class/gpiototal 0exportgpiochip306 -> ../../devices/platform/amba/ff020000.i2c/i2c-0/0-0021/gpio/gpiochip306gpiochip322 -> ../../devices/platform/amba/ff020000.i2c/i2c-0/0-0020/gpio/gpiochip322gpiochip338 -> ../../devices/platform/amba/ff0a0000.gpio/gpio/gpiochip338unexport# ls /sys/class/gpio/gpiochip338/ -ltotal 0basedevice -> ../../..

本文档系列是我在实践将简单的神经网络LeNet-5实现到Xilinx 的zynq的FPGA上操作方法。 背景： 我们用vivado HLS对相关软件生成了相应的IP core，现在我们需要将IPcore集成为系统模式，集成为系统才能烧录到FPGA上。 目的： 用vivado软件搭建相应的系统，生成比特流并烧录入FPGA 1.用vivado打开工程 1.1解压文件夹（是否每次都要打开新的工程，才能保证烧写成功？） 解压后的工程包含的processing system正是我们的FPGA对应的，所以必须用此文件夹 1.2打开vivado，打开解压后的文件夹的位置，并打开工程 由于版本问题会缺失一些文件，此问题不大，会出现一些提示信息，这些提示信息都是正常的，我们把相应的IP更新，更新为当前版本的IP。 是否out-of-context，我们选择per IP 2.搭建系统 2.1添加IP vivado可能在添加IP时候闪退，所以我们要保持良好的习惯，一是时时crtl+s，二是加完IP再改管脚。 2.1.1导入IP库，我们创建的IPcore就在这个库里面（注意点进去solution2这个文件夹添加，下面这种可能添加不进去） 2.1.2在block design中加入IP 需要加入三个，一个是axi direct memory access，一个是我们的IPcore cnn 2.1.3

AR30184 这个问题有很多可能的原因。 解决方案1 如果当您单独打开iMPACT并在ISE软件仍在运行时尝试编程设备，会收到以下错误： "Cable autodetection failed. WARNING:iMPACT:923 - Can not find cable, check cable setup !// *** BATCH CMD : setCable -port usb21 -baud -1 Cable is LOCKED. Retrying... The cable is being used by another application. Please try opening the cable connection at a later time." 或者尝试在运行ISE软件中的“Configure Target Device”（配置目标设备）进程的同时，独立打开iMPACT的结果： "ERROR:ProjectMgmt - TOE: ITclInterp::ExecuteCmd gave Tcl result 'An exception took place while calling TclWrapImpactI::xil_LaunchImpactBatch'" ISE Design Suite 10.1 Service Pack 2中已解决该问题。

本文档系列是我在实践将简单的神经网络LeNet-5实现到Xilinx 的zynq-7z035的FPGA上遇到的问题和解决方法。 本文档重点探讨vivado软件的使用。 完成此过程可以参阅的文档有 UG892: Vivado Design Suite User Guide, Design Flows Overview 背景：我们用vivado HLS对相关软件生成了相应的IP core，现在需要对IP core进行系统集成，形成完整的设计。 一、明确任务 为了确定下步需要怎么做，我们需要明白vivado design suite，包括三个软件，第一个 vivado HLS ，用于将c语言生成相应的IP core，第二个 vivado ，用于将相应的模块生成系统并且可以用单片机控制的系统。第三个 SDK ，用于生成应用级的FPGA。 通过此流程，我们可以确定我们下一步的任务是学习使用vivado软件。 design flows属于HLS。 通过此流程我们发现下一步需要做的是IP package and IP integrate。其中，IP可以通过AXI4总线协议创建IP子系统。 需要看文档UG892中关于vivado IDE（integrated design environment）的部分 UG893：Using the vivado IDE. Tcl是经常出现的一个文件

本文档系列是我在实践将简单的神经网络LeNet-5实现到Xilinx 的zynq-7z035的FPGA上遇到的问题和解决方法。 本文档重点探讨vivado HLS软件的使用。 完成本过程可以参阅的文档有： UG902：Vivado Design Suite User Guide: High-Level Synthesis 该文档主要涉及vivado HLS的理解，vivado HLS软件的初步使用，以及相应的HLS相关的c语言库等，我们主要关注该文档的第一章：用vivado HLS软件实现HLS（高层综合High-level Synthesis） UG871：Vivado Desigh Suite Tutoril：High-level Synthesis 该文档主要涉及vivado HLS软件的具体操作过程，包括HLS的介绍、c的验证、管脚综合、任意精度数、设计分析、优化分析、RTL验证、用HLS生成集成IP、在Zynq的AP Soc设计中用HLS生成的IP、这个文档是操作的重点。文档中有较多设计实例可以参考。 一、打开及创建工程 打开软件，creat project这些基础的操作就不讲了。我们的版本是vivado HLS 2016.4 相应的LeNet-5的源码去github上下载，注意需要是c或者c++版本的代码。运行前务必看懂其中的代码，至少知道每个函数的意思和调用关系

2019年10月15日09:31:10 第一部分・哪些要看（优先级由高到低） 0、8.1 LVDS 数据收发实例 8.2 带 CRC 校验的 LVDS 数据收发实例 1、3.6 USB3.0 控制器 FX3 的 SDK 安装 ” 3.7 USB3.0 控制器 FX3 的驱动安装 5.4 UART 的 loopback 实例 2、7.1 基于 FX3 内部 DMA 的 USB 传输 Loopback 实例 7.2 FX3 的 SPI FLASH 代码固化 7.3 7.2 FX3 的 SPI FLASH 代码固化 整个第七章，看了7.1到7.3之后，再决定要不要把整个第七章看完。 3、6.1 DD R3 IP核配置与仿真”， 4、3.4节 Vivado 中使用 notepad++ 的关联设置 第二部分・笔记 来源：博客园 作者： 天南第二剑修 链接：https://www.cnblogs.com/zf007/p/11675613.html

方法 万兆网IP，axi-dma，axi-pcie-bridge，搭建一个基于FPGA的万兆网卡，移植petalinux-2015.2.1的驱动到Ubuntu16.04.6上，测试结果如下， qe@qe - pc :~ /project$ ./ iperf3 - s ----------------------------------------------------------- Server listening on 5201 ----------------------------------------------------------- Accepted connection from 192.168 . 10.6 , port 6668 [ 5 ] local 192.168 . 10.8 port 5201 connected to 192.168 . 10.6 port 6669 [ ID ] Interval Transfer Bandwidth [ 5 ] 0.00 - 1.00 sec 231 MBytes 1.93 Gbits / sec [ 5 ] 1.00 - 2.00 sec 235 MBytes 1.97 Gbits / sec [ 5 ] 2.00 - 3.00 sec 233 MBytes 1.96 Gbits / sec [ 5 ] 3

今天在新电脑的win10系统上安装ISE14.7时，遇到安装后无法打开的情况，解决方案主要参考以下： http://www.eevblog.com/forum/microcontrollers/guide-getting-xilinx-ise-to-work-with-windows-8-64-bit/ 其中ise14.7兼容性问题解决方案： PlanAhead兼容性问题解决方案： PlanAhead替代文件rdiArgs.bat的下载链接如下： http://www.eevblog.com/forum/microcontrollers/guide-getting-xilinx-ise-to-work-with-windows-8-64-bit/?action=dlattach;attach=102040 文章来源: https://blog.csdn.net/ffdia/article/details/92079693

介绍 Slice IP用来在总线上进行截位操作， 可配置输入总线位宽，配置输出所需要的位宽，进行截位操作。 如上图，Din Width为输入总线位宽。Din From为需要截取的最高bit位，Din Down to为需要截取的最低bit位，例如，如果需要从32bits中截取低12bits，则Din Width设置为32，Din from设置为11，Din Down To设置为0；如果只截取1bit，则将Din from与Din Down To设置为同样的数，如果截取bit位为5，则Din from与Din Down To同时设置为5. 文章来源: https://blog.csdn.net/shiyangcool/article/details/90753805