时钟信号

计算机世界离不开时钟，CPU、外设、总线都需要参考时钟才能工作。时钟信号是由晶振产生的，而晶振离不开石英晶体。 石英晶体的化学成分是SiO 2 ，即二氧化硅结晶体，就是上面这一坨东西。 沿一定方向切割的石英晶片，当受到机械应力作用时将产生与应力成正比的电场或电荷，这种现象称为正压电效应。反之，当石英晶片受到电场作用时将产生与电场成正比的应变，这种现象称为逆压电效应。正、逆两种效应合称为压电效应。 晶振正是利用的石英晶体的压电效应，结合LC振荡电路而产生的。 Oscillator指有源晶振，又称振荡器。其内部有时钟电路，只需要供电就可以产生振荡信号。 Oscillator一般为4个引脚，单端输出或者差分输出。 Crystal指无源晶振，又称谐振器，电路上简称XTAL。其内部无时钟电路，需要借助外部时钟电路才能产生振荡信号。 Crystal一般为两个引脚。 来源： https://www.cnblogs.com/justin-y-lin/p/12301175.html

来源：《计算机是怎样跑起来的》 2.1 制作微型计算机所需的元件 制作微型计算机所需的基础元件只有 3 个： CPU， 负责解释、执行程序，这里使用 Z80 CPU 内存， 负责存储程序和数据， TC5517 I/O， 负责将计算机和外部设备（周边设备）连接在一起， Z80 PIO Z80 是一款古老的CPU， TC5517 是可以存储 2K 的 8比特数据的内存。 PIO （ Parallel I/O） 可以在微型计算机和外部设备之间并行地（一排一排地）输入输入8 比特的数据。 辅助元件： 时钟发生器 ： 为了驱动 CPU运转， 称为 “ 时钟信号” 的电信号必不可少， 这种电信号就好像自身带有一个时钟， 每隔一定时间就变换一次电压的高低， 输出时钟信号的元件叫做 “时钟发生器” 。 时钟发生器中带有晶振， 根据其自身的频率（振动的次数） 产生时钟信号， 时钟信号的频率可以衡量 CPU的运转速度， 这里使用的是 2.5MHZ 的时钟发生器 （每隔 1 s 发出 1 次时钟信号就是 1 Hz） 指拨开关 ： 用于 输入程序 的装置也是必不可少的， 在这里我们通过拨动指拨开关来输入程序， 指拨开关是由 8 个 开关并排连在一起构成的元件， 输出程序 执行结果的装置是 8 个 LED（发光二极管）。 剩下一些细碎的元件， 电阻是用于阻碍电流流动、降低电压值的元件。 为了省去布线的麻烦，

时钟线要求 时钟驱动器布局在PCB中心而非电路板外围，布局尽量靠近，走线圆滑、短，非直角、非T形，布线可选4~8mil，过窄会导致高频信号衰减，并降低信号之间电容性耦合。 避免时钟之间、与信号之间的干扰，避免几种信号平行布线，必要时采用GND屏蔽层包裹隔离，不同时钟或信号之间间距 30mil以上，可放在GND和VCC层之间 时钟信号尽量不采用跨界分割平面 若时钟线有过孔，在过孔相邻位置加旁路电容，确保换层后，参考层的高频电流回路连续。旁路电容所在电源层要是过孔穿过的电源层，并尽可能靠近过孔，建议不超过300mil 上下拉电阻放在靠近时钟源芯片 阻抗匹配、等长 不要驱动其他时钟 布线 时钟晶振：时钟线先经过负载电容，再到达晶振，周围打孔，GND屏蔽 同源时钟：时钟线的并联匹配电阻靠近负载芯片，串联电阻靠近时钟芯片或者CPU 来源： https://www.cnblogs.com/leviatan/p/9033581.html

一、什么是验证？ 比如，我们设计了一件shirt，我么要确认它的袖子是否一样长、尺寸和颜色是否是客户所需、扣子是否有缺损等，若都满足，则判定合格，这个过程就是验证。 二、我们进行验证，除了有验证计划，还需要构建测试平台。（DUT：被测器件） 三、为了直观的看到芯片验证在整个项目中的地位和作用，下面直接给出 芯片完整开发流程 。 1、新的芯片项目都是首先从市场人员与目标客户沟通开始的。这中间，市场人员会收集客户对于芯片的要求（主要包括功能、尺寸、功耗、性能），这些指标会被记录在 设计结构和产品文档 中去。 2、客户关心的系统层面的功能要求会被系统设计人员按照功能进一步划分为各个独立的子系统模块，这些子系统如果本身过于庞大，也会被进一步划分为功能模块，直到被划分的尺寸可以被小的设计团队进行硬件设计，并交付设计 功能描述文档 。 3、硬件工作人员将模块初步完成RTL级（寄存器级别，Register Transfer Level）的 硬件描述语言文件 。硬件设计人员一般会按照芯片的功能模块划分来分成不同的功能小组，同时系统设计人员的数目也会随着系统复杂程度的升高而增加。在硬件设计过程中，硬件设计工程师会将具体的功能描述文本通过逻辑翻译成为硬件描述语言(HDL，Hardware Description Language)，目前使用广泛的HDL语言VHDL和Verilog均被各个大的EDA

文章目录 前言 背景 PLL Xilinx公司的锁相环结构简介 Altera公司的锁相环结构简介 DCM 前言 2020年2月10日15:02:18 这个时间的FPGA发展可以说已经很成熟了，Xilinx早已推出了ZYNQ系列，并推出了新工具VITIS 2019.2，当然Vivado并没有淘汰也几乎不可能淘汰，VITIS 2019.2自然也内含了Vivado 2019.2. 对于FPGA中的时钟处理单元，或者说时钟管理单元，在7系列FPGA中，有我们最常见的MMCM以及PLL，这在FPGA工程中，建立时钟IP核时可以清晰的看到。 至于更早期的时钟处理单元，有DCM、PLL等，叫法不同 ，下面根据《FPGA之道》这本书上的描述简单介绍一下。 背景 在实际的使用中，经常会碰到外部送给我们的时钟信号在频率或者相位上并不满足直接使用的要求，而内部时序逻辑又只能对时钟信号进行整数倍的分频，并且不能保证产生新时钟信号的相位稳定性，所以这个时候就需要用到时钟处理单元。 时钟处理单元可以对时钟信号进行高精度的倍频、分频和相位调整，因此对时序逻辑的设计非常重要。FPGA中的时钟处理单元共有两种：PLL和DCM，分别介绍如下： PLL PLL，英文全称：Phase Locked Loop，翻译成中文即锁相环。因为PLL调整输入时钟信号频率和相位的原理中利用了模拟电路的知识。因此一般来说

关于IIC总线 I2C(Inter－Integrated Circuit)总线是一种由PHILIPS公司开发的两线式串行总线，用于连接微控制器及其外围设备。I2C总线产生于在80年代，最初为音频和视频设备开发，如今主要在服务器管理中使用，其中包括单个组件状态的通信。例如管理员可对各个组件进行查询，以管理系统的配置或掌握组件的功能状态，如电源和系统风扇。可随时监控内存、硬盘、网络、系统温度等多个参数，增加了系统的安全性，方便了管理。 1 I2C总线特点 I2C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此I2C总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，降低了互联成本。总线的长度可高达25英尺，并且能够以10Kbps的最大传输速率支持40个组件。 I2C总线的另一个优点是，它支持多主控(multimastering)， 其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。当然，在任何时间点上只能有一个主控。 2 I2C总线工作原理 2.1 总线的构成及信号类型 I2C总线是由 数据线SDA 和 时钟SCL 构成的串行总线，可发送和接收数据。在CPU与被控IC之间、IC与IC之间进行双向传送，最高传送速率100kbps。 各种被控制电路均并联在这条总线上，但就像电话机一样只有拨通各自的号码才能工作

AD9959调试总结 近期在调试有关DDS相关的项目，选用了ADI的AD9959芯片，采用STM32与之进行SPI通信，前期采用SPI1进行通信，连续发送数据但是示波器观察不到时钟信号（不排除对示波器不熟悉，导致没有调试出信号，时钟信号频率太高，类似于脉冲信号，可能出现了我也没有观察出来），后面发现因为SPI1引脚被默认为JTAG引脚，便采用SPI2进行通信，通过示波器观察到时钟信号（要仔细调示波器的扫描时间），但是连接AD9959却不能产生波形，后来才发现AD9959有一个POWERDOWN引脚，必须拉低才行。 AD9959配置： 采用单线模式 RESET脚必须拉低 SDIO3脚必须拉低 PWC脚必须拉低 IOUPDATE脚在更新完数据后必须拉低，即使对AD9959配置完悬空IOUPDATE波形也无法产生。 来源： CSDN 作者： qq_34539312 链接： https://blog.csdn.net/qq_34539312/article/details/103616705

1.时钟架构 简化一下如图所示： 1.1.时钟源的选择 S3C2440的时钟源来源有两种： 外部晶振（OSC） 外部时钟信号（EXTCLK） 选择哪一路作为S3C2440的时钟源 由模式控制引脚OM3和OM2引脚（的电平）决定 ，如何选择见下图： 以JZ2440开发板为例，其使用的是 12Mhz外部晶振 ， 硬件电路如下： 其OM3和OM2选择引脚设置如下，选择第一种方式： 1.2.MPLL改变主时钟FCLK的控制时序（上电复位时序） 2.实验 —— LED闪烁（为了后续对比） 2.1.实验目的 使用C语言控制LED闪烁。 2.2.实验代码 启动文件与之前相同； C程序添加延时函数 delay 修改后如下： void delay ( unsigned int xms ) { while ( xms -- ) ; } int main ( void ) { /* 设置GPFCON寄存器，配置GPF4引脚为输出模式 */ * ( unsigned int * ) 0x56000050 & = ~ ( 3 << ( 2 * 4 ) ) ; * ( unsigned int * ) 0x56000050 | = 1 << ( 2 * 4 ) ; /* 程序循环闪烁LED */ while ( 1 ) { /* 设置GPFDAT寄存器，GPF4输出低电平，点亮LED */ * (

1.SPI总线简介 　 　SPI （serial peripheral interface，串行 外围设备 接口）总线技术是Motorola公司推出的一种同步 串行接口 。它用于CPU与各种外围器件进行全双工、同步串行通讯。它只需四条线就可以完成MCU与各种外围器件的通讯，这四条线是：串行时钟线（CSK）、主机输入/从机输出数据线（MISO）、主机输出/从机输入数据线（MOSI）、 低电平 有效从机选择线CS。当SPI工作时，在移位 寄存器 中的数据逐位从输出引脚（MOSI）输出（高位在前），同时从输入引脚（MISO）接收的数据逐位移到移位寄存器（高位在前）。发送一个字节后，从另一个外围器件接收的字节数据进入移位寄存器中。即完成一个字节数据传输的实质是两个器件寄存器内容的交换。主SPI的时钟信号（SCK）使传输同步。其典型系统框图如下图所示。 图1 典型系统框图 2.SPI总线的主要特点 　 SPI 接口一般使用 4 条线通信： 　　　　MISO 主设备数据输入，从设备数据输出。 　　　　MOSI 主设备数据输出，从设备数据输入。 　　　　SCLK 时钟信号，由主设备产生。 　　　　CS 从设备片选信号，由主设备控制。 　　全双工； 　　可以当作主机或从机工作； 　　提供频率可编程时钟； 　　发送结束中断标志； 　　写冲突保护； 　　总线竞争保护等。 3.SPI总线 工作方式 　

1. STM32 有 5 个时钟源 :HSI 、 HSE 、 LSI 、 LSE 、 PLL 。 　 ①、 HSI 是高速内部时钟， RC 振荡器，频率为 8MHz ，精度不高。 　　 ②、 HSE 是高速外部时钟，可接石英 / 陶瓷谐振器，或者接外部时钟源，频率范围为4MHz~16MHz 。 　　 ③、 LSI 是低速内部时钟， RC 振荡器，频率为 40kHz ，提供低功耗时钟。 WDG 　　 ④、 LSE 是低速外部时钟，接频率为 32.768kHz 的石英晶体。 RTC 　　 ⑤、 PLL 为锁相环倍频输出，其时钟输入源可选择为 HSI/2 、 HSE 或者 HSE/2 。倍频可选择为2~16 倍，但是其输出频率最大不得超过 72MHz 。 2. 系统时钟 SYSCLK 可来源于三个时钟源： ①、 HSI 振荡器时钟 ②、 HSE 振荡器时钟 ③、 PLL 时钟 3.STM32 可以选择一个时钟信号输出到 MCO 脚 (PA8) 上，可以选择为 PLL 输出的 2 分频、 HSI 、 HSE 、或者系统时钟。 4. 任何一个外设在使用之前，必须首先使能其相应的时钟。 几个重要的时钟： SYSCLK( 系统时钟 ) : AHB 总线时钟 APB1总线时钟 ( 低速 ): 速度最高 36MHz APB2 总线时钟 ( 高速 ): 速度最高 72MHz PLL 时钟 参考资料：