时钟信号

专题7-ARM跑快了---时钟初始化 一．概念解析 1．时钟脉冲信号 时钟脉冲信号：按一定的电压幅度，一定的时间间隔连续发出的脉冲信号。时钟脉冲信号是时序逻辑的基础，它用于决定逻辑单元中的状态核实更新。数字芯片中众多的晶体管都工作在开关状态，他们的导通和管段动作无不适按照时钟信号的节奏进行的。 2．时钟频率 时钟脉冲频率：在单位时间（如1秒）内产生的时钟脉冲个数。 3．时钟源 时钟信号有两种产生的方式： 晶振和锁相环 PLL 晶振： （1）晶振全称晶体振荡器，是用石英晶体经精密切割磨削并且镀上电极焊上引线做成。这种晶体有一个很重要的特性，如果给他通电，他就会产生机械震荡，他们有一个很重要的特点，其震荡频率与他们的形状，材料，切割方向等密切相关。由于适应晶体化学性能非常稳定，热膨胀系数非常小，其震荡频率与非常稳定，由于控制几何尺寸可以做到很精密，因此，其谐振频率也很精确。 （2）晶体震荡器时钟的有点包括结构简单和噪声低，以及可以客户提供精确的定制频率等方面；但另一方面，它的缺点也比较明显，例如其频率仅由晶体决定，通常是特定晶体被制成客户所需的振荡器，导致生产成本高、交贷周期较长，不利于客户加快产品上市时间，而且难以获得非标准的频率。 锁相环PLL （1）PPL（锁相环）合成器是一种更为复杂的系统时钟源

占空比为50%分频： 　　偶数分频，一个计数器就可以搞定； 　　奇数分频： 　　1.用两个计数器分别按照上升下降沿计数，最后如果高电平的比低电平多一个周期则用与门，少一个周期则用或门； 　　　 　　　　 　　2.另一种使用异或门的形式组合如下图： 　　　　 　　　　　　 　　　　　　先根据上升沿计数（只用到一个计数器）从0计到（N-1） 　　　　　　 再产生两个使能信号tff_1en、tff_2en，其中tff_1en为计数0时使能，tff_2en为计数到（N+1）/2时使能 　　　　　　然后根据tff_1en和上升沿产生分频时钟div1，根据tff_2en和下降沿产生分频时钟div2； 　　　　　　最后两个分频时钟异或就OK，得到占空比50%的计数分频； 占空比非50%（非整数分频）： 　　比如N+0.5分频形式，如果是5+0.5分频时我们可以计数器按上升沿下降沿分别计数到2N+1，高电平周期为N+1,再让两个分频与起来； 　　 来源： https://www.cnblogs.com/duanxianfengzhengfly/p/11433851.html

在传统设计风格中，系统时钟控制每个寄存器时钟端，功耗由3部分组成 1.每个时钟沿变化的 组合逻辑 所产生的功耗（触发器驱动这些组合逻辑）； 2. 触发器本身 产生的功耗（即使触发器的输入和内部状态未变化，该功耗仍然存在）； 3.设计中时钟树产生的功耗。 时钟树几乎消耗了整个芯片的功耗的50%，因此最好始终在 根部 产生或关闭时钟，以使整个时钟树都关闭； 解决方案 用门控时钟： 1.不含锁存器的门控时钟，只简单的使用单个门（与门，或门） 　　 　　此要求使能信号宽度覆盖时钟高电平时时间， 　　不然会产生 过早截断时钟 　　 　　或者产生多个时钟脉冲毛刺 　　 2.基于锁存器的门控时钟： 　　 　　这样只要使能信号在下降沿时满足条件就可以很好的实现门控； 　　注意：使用下降沿有效的时钟，使用或门进行控制，并用正沿触发错存器寄存使能信号。 来源： https://www.cnblogs.com/duanxianfengzhengfly/p/11428289.html

FPGA面试题——网上资料整理 2019-08-23 21:22:30 1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。 异步逻辑是各时钟之间没有固定的因果关系。 〔补充〕： 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间

参考文章链接：https://www.mianbaoban.cn/blog/452191-407048.html 在有些项目设计中，为了方便，将外部时钟信号不加处理直接引入FPGA芯片使用，有时候会导致意想不到的BUG发生，而且这种BUG是不可重复的。 将外部时钟直接连接到FPGA芯片的普通I/O管脚，而非专用时钟输入管脚，将会导致下面问题： 1.由于该时钟信号是通过各种长短布线资源，甚至经过LUT连接才能到达其驱动的各个寄存器，因此该时钟信号从进入FPGA管脚，到传递到各个寄存器的时钟输入端，其时间是很难保持相同的，距离的远近直接决定了该时钟信号的传输延迟（时钟延迟）。而这个传输延迟的差值，可能达到几纳秒甚至十几纳秒。这个差值，将直接影响数据的建立和保持时间，造成时序无法收敛，从而导致设计失败。 2.使用非全局布线资源，时钟信号在布线的过程中更容易受到周围信号的干扰。导致时钟质量变差。什么意思呢？打个比方，一只小鸟和一只兔子共同穿越一个满是灰尘的工地。工地上到处都是灰尘。小鸟从空中飞过，不直接与灰尘接触，因此基本不会沾到灰尘，因为它有自己独立的路线和空间。而兔子因为不会飞，因此只能跑着从工地中穿过，那么，不可避免的，兔子的脚上会沾上灰尘。导致当兔子穿过这个工地的时候，早已由小白兔变成了小灰兔。时钟信号也是如此，全局时钟资源有专门的时钟路径，在自己的空间走线

http://hi.baidu.com/hieda/blog/item/3613b6bf6f4dd00e18d81f78.html 基于XC2V1000型FPGA的FIR抽取滤波器的设计 摘要 ：介绍XC2V1000型现场可编程门阵列(FPGA)的主要特性和FIR抽取滤波器的工作原理，重点阐述用XC2V1000实现FIR抽取滤波器的方法，并给出仿真波形和设计特点。 关键词 ：FIR抽取滤波器；流水线操作；XC2V1000；现场可编程门阵列 1 引言 抽取滤波器广泛应用在数字接收领域，是数字下变频器的核心部分。目前，抽取滤波器的实现方法有3种：单片通用数字滤波器集成电路、DSP和可编程逻辑器件。使用单片通用数字滤波器很方便，但字长和阶数的规格较少，不能完全满足实际需要。使用DSP虽然简单，但程序要顺序执行，执行速度必然慢。现场可编程门阵列(FPGA)有着规整的内部逻辑阵列和丰富的连线资源，特别适用于数字信号处理，但长期以来，用FPGA实现抽取滤波器比较复杂，其原因主要是FPGA中缺乏实现乘法运算的有效结构。现在，FPGA集成了乘法器，使FPGA在数字信号处理方面有了长足的进步。本文介绍用Xilinx公司的XC2V1000型FPGA实现FIR抽取滤波器的设计方法。 2 XC2V1000简介 Virtex-Ⅱ系列是Xilinx公司近几年研发的具有高性能、高速度和低功耗特点的新一代FPGA

http://hi.baidu.com/hieda/blog/item/17544029a34a52fd98250a6b.html 什么是竞争冒险？请看： 组合逻辑电路中竞争冒险的分析 1 引言 现场可编程门阵列(FPGA)在结构上由逻辑功能块排列为阵列，并由可编程的内部连线连接这些功能块，来实现一定的逻辑功能。 FPGA可以替代其他PLD或者各种中小规模数字逻辑芯片在数字系统中广泛应用，也是实现具有不同逻辑功能ASIC的有效办法。FPGA是进行原型设计最理想的载体，原型机的最初框架和实现通过PFGA来验证，可以降低成本、缩短开发周期。利用FPGA的可重配置功能，可以在使用过程中，在不改变所设计的设备的硬件电路情况下，改变设备的功能。但和所有的数字电路一样，FPGA电路中也存在毛刺问题。它的出现会影响电路工作的可靠性、稳定性，严重时会导致整个数字系统的误动作和逻辑紊乱。在此详细论述了解决此问题的多种方法。 2 FPGA的功能和结构特点 2.1 FPGA的功能 FPGA的功能由逻辑结构的配置数据决定，在工作时，这些配置数据存放在片内的SRAM或者熔丝图上。使用SRAM的FPGA器件，在工作前需要从芯片外部加载配置数据，这些配置数据可以存放在片外的EPROM或其他存储体上，人们可以控制加载过程，在现场修改器件的逻辑功能。 图1 实际逻辑电路 图2 LUT的实现方式 2.2

http://hi.baidu.com/hieda/blog/item/2dcb1f3845b9582097ddd8da.html SPI协议简介 （下面内容摘自互联网） 一 SPI协议概括 二 SPI协议举例 三 SPI协议心得 一 SPI协议概括 SPI，是英语Serial Peripheral interface的缩写，顾名思义就是串行外围设备接口。是Motorola首先在其MC68HCXX系列处理器上定义的。SPI接口主要应用在 EEPROM，FLASH，实时时钟，AD转换器，还有数字信号处理器和数字信号解码器之间。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议，比如AT91RM9200. SPI的通信原理很简单，它以主从方式工作，这种模式通常有一个主设备和一个或多个从设备，需要至少4根线，事实上3根也可以（单向传输时）。也是所有基于SPI的设备共有的，它们是SDI（数据输入），SDO（数据输出），SCK（时钟），CS（片选）。 （1）SDO – 主设备数据输出，从设备数据输入 （2）SDI – 主设备数据输入，从设备数据输出 （3）SCLK – 时钟信号，由主设备产生 （4）CS – 从设备使能信号，由主设备控制

http://hi.baidu.com/hieda/blog/item/5e59b2fc08de6bfefc037f04.html 　　无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上述四种时钟类型的任意组合。 1. 全局时钟 2. 门控时钟 3. 多级逻辑时钟 4. 行波时钟 5. 多时钟系统 1．全局时钟 对于一个设计项目来说，全局时钟(或同步时钟)是最简单和最可预测的时钟。在PLD/FPGA设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。 图1 示出全局时钟的实例。图1 定时波形示出触发器的数据输入D[1..3]应遵守 建立时间和保持时间 的约束条件。建立和保持时间的数值在PLD数据手册中给出，也可用软件的定时分析器计算出来。如果在应用中不能满足建立和保持时间的要求

http://hi.baidu.com/hieda/blog/item/5457fd01c452dfd2267fb54e.html ARM公司以及ARM芯片的现状和发展，从应用的角度介绍了ARM芯片的选择方法，并介绍了具有多芯核结构的ARM芯片。列举了目前的主要ARM芯片供应商，其产品以及应用领域。举例说明了几种嵌入式产品的最佳ARM芯片选择方案。 关键词：ARM MMU SOC RISC CPU =============================================================== 1 ARM芯片选择的一般原则 2 多芯核结构ARM芯片的选择 3 主要ARM芯片供应商 4 选择方案举例 ARM公司自1990年正式成立以来， 在32位RISC (Reduced Instruction Set Computer CPU开发领域不断取得突破，其结构已经从V3发展到V6。由于ARM公司自成立以来，一直以IP(Intelligence Property)提供者的身份向各大半导体制造商出售知识产权，而自己从不介入芯片的生产销售，加上其设计的芯核具有功耗低、成本低等显著优点，因此获得众多的半导体厂家和整机厂商的大力支持，在32位嵌入式应用领域获得了巨大的成功，目前已经占有75%以上的32位RISC嵌入式产品市场。在低功耗