Achievement provides the only real pleasure in life.
有所成就是人生唯一的真正的乐趣。
本文主要参考：xilinx官方文档UG474《7 Series FPGAs Configurable Logic Block》和White Paper《Xilinx 7 Series FPGAs:The Logical Advantage》。
CLBs是实现时序逻辑组合逻辑电路的主要逻辑单元。一个CLB由两个slice组成，而每个slice由4个6输入LUT、8个FF、复用器和算术进位单元组成。latches. In that case, the remaining four flip-flops in that slice must remain unused.每个slice中的4个FF可以做锁存器，但是剩下的4个FF不能够再使用，也就是说有50%的资源浪费。这也就是为什么教科书上说，尽量避免latchs使用，除了时序问题之外，还有资源浪费。从芯片资源手册也可以看出，以kintex-7为例：
Slices = SliceL + SliceM；SliceL / SliceM = 2；Slices / LUTs = 4；FF / Slices = 8。
两个slice分别位于CLB的左列底部和右列顶部。这两个slice不是直接互联，而是以列为单位，通过一个独立的进位链（Cout&&Cin）
接。如下图所示：
通过以上的分析，每个CLBs具体的资源配置如下：
注意：如前面所述，只有SLICEM可以配置成distributed RAMs和SRLs。
下面文章，将会详细分析，每个具体的elements的组成、功能细节以及应用。